$ ynplify ASIC Design

[CatKing]

linuxluo schreef:

...
Toen ik resynthesis, ik gebruik het bronbestand en WLM hierboven te genereren geoptimaliseerd netlist en weer sta en p & r tot de timing sluiting.

Is het waar?

Bedankt.

 

[linuxluo]

Hoi, CatKing
Zoals u zei, ik gebruik netlist en SDF gegenereerd van plaats CTG & tools om resynthesis.Maar wat doet synthese tool doen met hen?net optimaliseren?
optimaliseren voor de DRC?timing?
Je weet wel, nu ben ik verward.Dus kan je me vertellen in detail?
By the way, Is het nodig om gebruik netlist en SDF gegenereerd door route naar resynthesis?
Hartelijk dank.

 

[CatKing]

Tuurlijk
is het optimaliseren voor timing.
Om optimiza de gerouteerde netlist is een goed idee, omdat het ILM is de echte gevallen.maar het kan niet werken, want na het opnieuw optimaliseren en ECO P & O, de ILM veranderd, omdat de route een aantal veranderingen.dus het
is bijna over dezelfde nauwkeurigheid als de geschatte ILM van plaatsing, maar beiden zijn beter dan DC's wireload schatten.

 

[linuxluo]

Hoi, CatKing
In uw context doet ILM gelijk aan WLM (wire belasting model)?Wat
is het?

 

[CatKing]

Sorry, ik maakte een misatke In het vorige bericht, moet worden WLM, niet ILM (Interface Logic modellen).
ILM kunnen DC / PT / PhysOpt sneller met minder geheugen.
Als u de gedetailleerde info, zie de doc: Introduction to Physical Compiler en ILM Flow

 

[FNK]

Check FPGA Compiler evenals ...
Ik vind het leuk

 

[GwarCad]

Ik gebruik $ ynplify ASIC voor ASIC tape outs.

De laatste band die ik was bezig met Ik heb met
Bondgenootschap.Dat was een challence, dat ik alleen in staat waren om
fullfill omdat ik normaliter doen analoge spullen en geen volledige LVS
over de volledige ontwerp.

Ik dat ik nooit en ooit zal proberen DA

GwarCad

 

[EcraZ]

FPGA compiler is voor FPGA dat DC en $ yn (at) sic voor ASIC

 

[andy2000a]

Ik ooit gebruik DA / DC maar synopsys is "oud gereedschap of oud algrithm" en ik gebruik
synplicity ASIC ..Mijn vriend gebruik magama, een andere vriend Co gebruik Toepassingsgebied, omdat wij behoefte "goedkope" oplossing ..
en Synopsys "NIET" het is te duur voor de ontwerper / ontwerp huis ..
Als we alleen ontwerpen kleine Chip We moeten DC ..

 

[Aramis]

Ik wil een vraag stellen die het mogelijk voor RME te zetten met behulp van synopsys DC in Synplify ASIC,
indien de answaer ja, hoe zit het converteren DesignWare onderdeel?

Ik heb proberen Synplify-ASIC, en lees de handleiding, maar zij rept niet over Designware component, wat moet ik doen?

thanks a lot

reagrds,
Aramis