Xilinx ISE WebPack 9.1i sp 3, gated clock waarschuwing

[cyboman]

Ik ben nieuw met digitale ontwerpen en weten niet de instrumenten die goed. Ik gebruik een Nexys twee FPGA en Xilinx ISE WebPack 9.1i sp 3 voor synthese en implementatie. Ik heb gecodeerd een eenvoudige johnson teller, maar na de implementatie ontving ik de volgende waarschuwing:

Gemaakt netgen log file 'time_sim.nlf'. Uitvoeren van C: \\ Xilinx91i \\ bin \\ nt \\ bitgen.exe-intstyle ise-f "johnson_counter_top.ut" "johnson_counter_top.ncd" "johnson_counter_top" "johnson_counter_top.pcf" PhysDesignRules: 372 - Gated klok. Klok net clk_out is afkomstig van een combinatorische pin. Dit is niet goed ontwerp praktijk. Met de CE-pin om het laden van data controle in de flip-flop. Implementatie VER1-> rev1: 0 fout (en), een waarschuwing (en) de uitvoering werd afgesloten met waarschuwing (s).

het ontwerp lijkt te werken, maar dan nog zou ik graag willen weten wat doet de waarschuwing betekenen. kan iemand uitleggen wat betekent het en hoe kan ik dit oplossen waarschuwing. alle hulp en inzichten worden gewaardeerd.

 

[vipinlal]

Kun je post je code? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

hier is het

 module johnson_counter_top (input draad [03:03] BTN, ingang draad mclk, ingang draad [04:00] sw-, output-draad [07:00] ld); draad clk_out;. clkdiv # (COUNTER_WIDTH ( 24), INDEX_WIDTH (5)) u0 (reset (BTN [03:03]), clk (mclk), index (sw), clk_out (clk_out)),..... johnson_counter # (N (8)). u1 (clk (clk_out), reset (BTN [03:03]), q (ld)...); endmodule module clkdiv # (parameter COUNTER_WIDTH = 24, parameter INDEX_WIDTH = 5) (output draad clk_out, ingang draad clk, ingang draad reset, ingang draad [INDEX_WIDTH-1: 0] index); reg [COUNTER_WIDTH-1: 0] tegen te gaan; / / binaire teller altijd @ (posedge clk of posedge reset) beginnen als (reset == 1) begint tegen te gaan

 

[dilinx]

Hallo cyboman, Het waarschuwingsbericht zelf vertelt over probleem en oplossing. In FPGA's om te vermijden dat de timing problemen klok routing is een speciale zorg besteed ... You cant laten klok te gaan in data pad. Dit zal een waarschuwing geven .... Dont de poort van de klok, als het nodig is, gebruik FPGA klok middelen (BUFGCTRL, BUFGCE etc)

 

[vipinlal]

Onlangs heb ik gezien van dit soort code hier: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Ga gewoon door de pdf.They hebben uitgelegd hoe je code is gaat krijgen gesynthetiseerd onder deze voorwaarde en hoe deze modellen te voorkomen. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Hallo cyboman, Door te kijken naar ur ontwerp is het duidelijk dat "clkdiv" module van ur ontwerp zal worden uitgevoerd met behulp van LUT's mogelijk is en FF .... dat betekent "clk_out" gaat in de gegevens pad .... Om te voorkomen dat dit gebruik DCM of PLL voor "clkdiv" module .....

 

[cyboman]

dilinx Ik waardeer de hulp, maar er is een klein probleem. Ik ben echt nieuw voor digitaal ontwerp en FPGA's in het algemeen. Ik ben zo nieuw voor dat zelfs als ik tutorials gelezen ik ze niet begrijpen. Ik zou het waarderen als je zou kunnen helpen bij de uitvoering van uw suggestie. Hoe kan ik gebruiken DCM of PLL voor clkdiv module? Het zou ook helpen om te weten wat DCM is? (Ik denk dat ik weet wat PLL is, phase locked loop). alle hulp wordt gewaardeerd ps. Ik weet dat het misschien ongepast om vragen als de mijne op forums als deze vragen maar ik ben, zoals ze zeggen, een noob. Ik zou heel graag leren, helaas maar ik niemand in de buurt langs om me te leren of om hulp te vragen hebben.

 

[dilinx]

PLL of DCM, kan u costomize ze in coregen en instantiëren het in uw top-module (in plaats van "clkdiv" module )..... voor meer informatie over DCM en PLL gaan door Xilinx FPGA handleiding ..... Als u twijfelt laat het me weten .....