Waarom NAND-poorten zijn meer dan NOR beschouwd

S

santuvlsi

Guest
Hai elk lichaam,

NAND-poorten zijn meer de voorkeur dan ook poorten

becos in Nand poorten NMOS in serie geschakeld.

Wat is de logica achter dit?

Santu

 
De mobiliteit van de gaten is minder dan die van de elektronen.Inorder om de opkomst en ondergang tijden van een gelijke poorten meestal de breedte van PMOS xtor hoger is gemaakt.Dus de weerstand van het minder zou zijn en kan bereiken gelijke opkomst en ondergang tijden.

In de NAND-poorten PMOS xtors parallel met elkaar verbonden zijn en er door zijn effectieve weerstand afneemt.Dus nu kan men hetzelfde bereiken stijgen en dalen bij lagere breedtes van de PMOS.Buitendien u vermindering van de cel hoogte ook.

 
lieve V_pratap,

U bedoel te zeggen is, als PBO's zijn parallel geschakeld hun

weerstand vermindert, zodat ze hogere snelheid kunnen bereiken als hun

breedte is 2 ~ 3 maal groter dan NMOS, ook al NMOS indien aangesloten in serie

Weerstand hebben hoger, maar kan bereiken snelheid sinds meerderheid elektronen.

Maar in NOR-poorten hetzelfde kunnen we niet doen, omdat PMOS is in serie, weerstand meer

zelfs wij verhogen breedte kunnen we niet bereiken snelheid.

Hoe zit het met de capaciteit?

Santu

 
Het is eigenlijk twee verschillende capacitances tijdens het schakelen ....want voor elk zullen er twee parallelle MOS in een geval en een MOS in het andere geval ....dus voor de twee MOS parallel schakelen geval van de capaciteit zal hoog ....

 
Digitale schakelingen meestal gebruik van de de laag-hoog overgang voor bemonstering gegevens die sneller in vergelijking met NAND-Nor

 
santuvlsi wrote:

Hai elk lichaam,NAND-poorten zijn meer de voorkeur dan ook poortenbecos in Nand poorten NMOS in serie geschakeld.Wat is de logica achter dit?Santu
 
NAND-poorten is meer dan de voorkeur NOR-poorten vanwege de grootte.

NAND is NMOS PMOS in serie en parallel, terwijl NOR is het andersom.
Als mensen al hebben gezegd, de mobiliteit van het gat kleiner is dan die van het elektron.Daarom moet dezelfde termijn (huidige capaciteit) te bereiken, PMOS moet worden ongeveer 3 keer dan NMOS (0.18um technologie).

Ik weet niet zeker als u een digitale IC-cursus hebben genomen vóór, maar in wezen als je de transistor sortering elke transistor in serie moeten worden middelgrote tot meer (afhankelijk van het aantal transistoren in serie).Daarom willen wij PMOS transistoren in serie te voorkomen (omdat ze nemen meer ruimte in dan NMOS in serie op dezelfde vertraging).

Daarom NAND is een betere keuze dan NOR.Toegevoegd na 43 seconden:pichuang wrote:

NAND-poorten is meer dan de voorkeur NOR-poorten vanwege de grootte.NAND is NMOS PMOS in serie en parallel, terwijl NOR is het andersom.

Als mensen al hebben gezegd, de mobiliteit van het gat kleiner is dan die van het elektron.
Daarom moet dezelfde termijn (huidige capaciteit) te bereiken, PMOS moet worden ongeveer 3 keer groter dan NMOS (0.18um technologie).Ik weet niet zeker als u een digitale IC-cursus hebben genomen vóór, maar in wezen als je de transistor sortering elke transistor in serie moeten worden middelgrote tot meer (afhankelijk van het aantal transistoren in serie).
Daarom willen wij PMOS transistoren in serie te voorkomen (omdat ze nemen meer ruimte in dan NMOS in serie op dezelfde vertraging).Daarom NAND is een betere keuze dan NOR.
 
sekapr wrote:

Digitale schakelingen meestal gebruik van de de laag-hoog overgang voor bemonstering gegevens die sneller in vergelijking met NAND-Nor
 
Het is niet de vraag waarom graven circuit maakt gebruik van 0 -> 1 of zo .... het is alleen voor analyse doeleinden gebruikt door ontwerper .... eigenlijk dischargin van de lading capaciteit wordt gedaan door vele pad ... de reactie van de CMOS
- circuit hangt af van hoe snel en goed ur in staat te laden capaciteit, die gebeurt alleen op 0 -> 1 overgang door slechts een enkele weg .... leveren aan de uitgang van de weg .... kosten

 
Hi all,

Het is eigenlijk twee verschillende capacitances tijdens het schakelen ....omdat voor elke

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />er zullen twee parallelle MOS worden in een geval en een MOS in het andere geval ....Dus

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />de twee MOS parallel schakelen geval van de capaciteit zal hoog ....

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idea" border="0" />thanx .....

 
Voor Nand PMOS zijn parallel dat in geval van NOR PMOS is serieel.Zoals u weet dat de mobiliteit van het gat kleiner is dan de mobiliteit van elektronen, de tijd genomen om te schakelen van actieve toestand van verzadiging staat hoger is.Hetzelfde geldt voor omgekeerde conditie.

Dus NOR vertraging heeft, terwijl het overschakelen van de ene toestand naar een andere staat, zodat de voorkeur aan NAND gebruiken over NOR

 
Hi Santu,

NAND-poorten zijn meer de voorkeur dan ook poorten, alleen in CMOS-technologie.

zowel weerstand en capaciteit effecten van de vertraging en dat is reden voor de selectie ten opzichte van NAND-NOR-poort

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top