Vragen over pll jitter

L

leonwang

Guest
Pardon, hoe de jitter van een ontworpen PLL simuleren? BTW, gebruik ik de cadans tools. En hoe de jitter te verminderen? Is er een optimalisatie? Heel erg bedankt.
 
Hogere orde filter en een goede VCO kan helpen bij het verbeteren van de jitter.
 
een hogere winst kan de prestaties te verbeteren, maar de jitter van de input speelt meer als de input niet schoon is, kunt u verwijzen naar een aantal papieren van Gray of Lee
 
U moet perceel met uw simulatie van de overdracht fase gain-ratio, (uit / in fase te krijgen) en nu kunt u uw LPF optimaliseren voor uw wensen (dat is jitter te minimaliseren) Ik ga ervan uit dat uw simulatie is in de fase domein. Als je jitter nog steeds niet goed dan beschouwen geluid in de VCO / POWER / layout.
 
FFT + eye diagram voorzichtig => Lay-out, Indeling en lay-out
 
Hoi, is Keuze van de VCO ook nodig. Er zijn weinig VCO's die beter zijn dan anderen voor specifieke toepassing. De spoel speelt een zeer grote rol. Als u gebruik maakt van de lading pomp, moet je ook zorgen voor de referentie-frequentie generator. BR M
 
Bedankt jullie allemaal. 1. Ik gebruik het gereedschap van de cadans. Kunt u mij vertellen hoe de jitter simuleren met dat. Als eye diagram, is de nauwkeurigheid niet bevredigend? Als FFT, dan kunt u mij vertellen hoe uit te voeren met dat. 2. Ik ontwierp de VCO met ring osc. Zo is er een aantal ontwerp-vaardigheid om de lage jitter van de VCO? 3. Tot nu toe heb ik iets om de Rise & Fall tijd van het signaal van de digitale deel gelijk, de huidige wedstrijd, etc. Wat moet ik anders doen maken? Nogmaals bedankt.
 
gebruik spook en voeg een vdc met een ac stap moge-divider moet worden retimed
 
Je kunt analyseren de fase geluid van VCO. Met behulp van een geluidloze VCO naar de fase ruis veroorzaakt door de lading pomp en dectector met spook te analyseren.
 
Hoe de fase geluid van VCO simuleren? Met behulp van Hspice of matlab? Iedereen heeft een aantal Matlab M-file of Simulink bestand op dit onderwerp?
 
Hoe kan ik de fase ruis genereren en te transformeren naar jiter? Met behulp van Hspice of matlab?
 
Wilt u de PLL jitter simuleren, proberen om de spoelen in je kracht en de grond toe te voegen aan de simulatie van de bounding draad dan de stuurspanning variatie te observeren.
 
hallo huanchou, dat moet geef me de jitter waarschijnlijk veroorzaakt door verpakking etc.ok dat is fine.suppose ik heb een 10mV variatie in termen van de rimpel in de stuurspanning van de vco.is het goed in termen van een frequentie specificatie van jitter die mijn jitter is = 10e-3 * (winst van de VCO) / (2 * pi). vervolgens hoe deze om te zetten in een tijd specificatie. Wat Amarnath
 
kunt u informatie vinden over jitter meten van h ** p: / / ontwerpers-guide.com. Hier is een link voor jitter meting. h ** p: / / www.edaboard.com/ftopic78882.html
 
Ik heb gelezen in de meeste kranten in IEEE dat de pfd-niet is een belangrijke cource van jitter.but dont u denken dat als iam met behulp van ad flip flop architectuur met minimale vertraging van zeg 12ps om sterk bij aan mijn dode-zone.then de pulsen te minimaliseren gegenereerd door de pdf wanneer in lock staat zal een rimpeling in de stuurspanning die leidt naar de frequentie jitter veroorzaken, hoewel ik een low pass filter te gebruiken om het grootste deel van het filter, als ik een methode om de rimpel op de stuurspanning na slot, het zal niet minimaliseren mijn frequentie jitter en ook moet worden geminimaliseerd faseruis van de VCO, omdat faseruis zal worden beïnvloed door eventuele rimpel op de controle voltage.please mij vertellen of deze dingen juist zijn. Wat Amarnath
 
hi, Amarnath, PFD is vooral gangen van wat spe van de pll? Ik heb ook nog een grote rimpel wanneer mijn pll is vergrendeld en de rimpel is niet decresed whit tijd te doden, wat is de belangrijkste reden van deze trilling? moet ik gebruik maken van een low pass filter om deze rimpeling decrese, de rimpel kreeg een timepieriod van 2us zien foem de controle votage van de VCO
 
wat is ur verwijzend frequentie controleer dan de rimpelingen het kan worden uit referenties sporen khouly
 
[Quote = jerryhuang] hi, Amarnath, PFD is vooral gangen van wat spe van de pll? Ik heb ook nog een grote rimpel wanneer mijn pll is vergrendeld en de rimpel is niet decresed whit tijd te doden, wat is de belangrijkste reden van deze jitter? Moet Ik gebruik een low pass filter om deze rimpeling decrese, de rimpel kreeg een timepieriod van 2us zien foem de controle votage van de VCO [/quote] ja ur recht op een extent.when u simuleren ur pll, zonder bloot te stellen aan de barre op de chip omgeving , dan u misschien denken dat dit de enige reason.the rimpeling in de besturing kan worden geminimaliseerd tot een goede mate door het verhogen van de waarde van de capaciteit, die in serie met ur weerstand (IAM praten over de filter wordt gebruikt voor de betaling pomp type PLL ). maar er is weer een compromis wanneer u dit doen omdat ur het verminderen van de lus bandbreedte, die uw slot time.so invloed hebben op een beter ding om te doen is het gebruik van een ander soort een pfd die niet gereset pulsen uitgang, zelfs na te vergrendelen. Wat Amarnath
 
bedankt, Amarnath, mijn pll is een lading pomp soort pll, mijn probleem is wanneer mijn pll is vergrendeld, zien van de controle votage van VCO, ziet u een grote en een lage frequentie (ongeveer 120 kHz) rimpel, en de votage rimpel kreeg een ampiltude zo groot als 2mV, zodat de output frequnce van VCO heeft een grote afleiding als 200 kHz van de vervoerder frequentie. [Size = 2] [color = # 999999] Toegevoegd na 4 minuten: [/color] [/size] mijn vco te krijgen over de 50MHz / v, dus de 2mV rimpel is niet aceptable, maar deze lage frequnce kan niet worden descresed met een low pass filter, becase zal dit nodig hebben een lage bandbreedte, lage Gian filter, kan het de werkelijkheid? dus ik wil weten wat is de belangrijkste reden van dat soort rimpel [size = 2] [color = # 999999] Toegevoegd na 14 minuten: [/color] [/size] 2 khouly de pll is een fractionele PLL, dus mijn referentie frequentie 20 MHz is, de ruimte is 300kHz, dus is het een fractionele spoor? [Size = 2] [color = # 999999] Toegevoegd na 6 minuten: [/color] [/size] dit is een rimpel seee van contral votage van VCO, niet sporen zien van VCO uitgang frequentie, dus ik denk het is niet de referentie uitloper
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top