vragen over pijplijn adc;

[lhlbluesky]

Ik heb ontworpen een pijplijn ADC die een differentiële output van -0,6 ~ 0.6V voor SMIC 0.18um proces is, maar ik heb enkele vragen:

eerste plaats is de capaciteit van de condensator veelvoud van 606.875ff (25 * 25um ^ 2), hoe u de waarde van de condensator voor willekeurige waarde uch als 500ff 400ff of zo?

ten tweede, ik wil mijn ADC testen op een aantal DC input waarde (slechts een aantal punten, dan zal ik gebruiken sine test later), maar ik vind dat wanneer de ingang is in de buurt van de waarde van de comparator threthold, in mijn geval, -150mV, -300mV en 0 voor de laatste fase, zal de output, verandering in de eerste drie of vier cyclus, de output is een code, en voor latere cycli, zal het een andere code, of voor de twee en drie cyclus, de output wordt een code, en voor andere cycli, zal het een andere code, in een woord, kan de output code niet handhaven van een code permanent, waarom? later, ik vind dat het verschil output van de eerste fase (voor bepaalde cyclus, zoals de twee en drie cyclus) niet 0 is (voor 0 differentiële input), en heeft een waarde van 4 ~ 6mV of zo, en vermenigvuldigd met 2 voor 7 keer, als gevolg daarvan, de output code verkeerd is voor sommige bepaalde cycli; wat de reden, waarom? (ik gebruik een spanning referenve circuit om het signaal te genereren vdac vdac-en VCM, en voor dit geval, de drie signaal kan niet stabiel zijn voor de relatieve cycli, dat wil zeggen de drie signaal kan geen genoegen stabiel in de cyclus waarin de uitgang van de verkeerde code heeft als de hierboven vermeld).

derde, mijn ADC is 10 bit resolutie, als ik een 10 bit output D10 ~ d1, hoe om te zetten in matlab voor parameter meting (SNR SINAD ENOB INL DNL, enzovoort)? en hoe te meten van de prestaties (parameter) van mijn adc in Matlab?

bedankt allemaal voor reply.waiting voor uw antwoord.

 

[lhlbluesky]

wie kan mij helpen, pls?

 

[gunturikishore]

Je moet meer specifiek over uw probleem.De informatie die u heeft is een beetje verwarrend.

Ik weet niet waarom u niet kunt de capaciteit daling van uw eerste vraag.U kunt kleinere eenheid caps en combineren op basis van uw ontwerp.

Van uw tweede vraag wat ik begrijp is uw versterker is misschien niet het bereiken van de uiteindelijke waarde.Ik ontwierp een pijpleiding ADC met 8-bits resolutie en de eerste fase geeft een offset nooit meer dan 0,5 mV en het is vrijwel constant gedurende de volledige schaal werking.Controleer eerst dat alle golfvormen en de transiënte bereiken hun uiteindelijke waarde.

Hoeveel bit resolutie stadia u ontworpen in elke fase?Voor 1,5 bit resolutie stadia u slechts twee comparatoren -150 mV voor uw ontwerp.Waar komt die -300mV comparatoren vandaan??

 

[lhlbluesky]

in spook, kan de capaciteit van de condensator niet veranderen, het is grijs, dat is de enige parameter die kan veranderen is de multiplier van de condensator, het is het probleem van de techfile of een andere reden?

tweede, voor 10 bit 1.5bit per fase, de laatste fase heeft geen RSD, dus drie comps nodig zijn, en drie drempels nodig zijn, dat wil zeggen, 300mV-300mV 0.

 

[amriths04]

Ik denk dat de condensator probleem is zeker te wijten aan uw techfile.probeer het veranderen van de lengte of de breedte van de kappen om haar waarden te veranderen.

met betrekking tot uw tweede probleem is het vrij verwarrend.bedoel je alleen op die specifieke waarden van uw MDACs tonen dit gedrag, of telkens?Is de code wijzigen alleen door een LSB of bent u in staat om een patroon in die vinden?

gebruik een ideale dac aan de 10 bits converteren naar waarden tussen 0 en 1023 voor een ingang sinusoid.Vanaf daar kunt u de berekening van haar SNDR, enob, sfdr.voor dnl, het invoeren van een helling en vind de stapgrootte procentuele verandering van de ideale verwacht een.lhlbluesky wrote:

in spook, kan de capaciteit van de condensator niet veranderen, het is grijs, dat is de enige parameter die kan veranderen is de multiplier van de condensator, het is het probleem van de techfile of een andere reden?tweede, voor 10 bit 1.5bit per fase, de laatste fase heeft geen RSD, dus drie comps nodig zijn, en drie drempels nodig zijn, dat wil zeggen, 300mV-300mV 0.