VHDL Codes begrip probleem

[brunokasimin]

Hallo,

Ik Hava een VHDL-module met de naam hello_med1.vhd.The codes zijn als volgt:library IEEE;
gebruik IEEE.std_logic_1164.all;
gebruik IEEE.numeric_std.all;

bibliotheek zpu;
gebruik zpu.zpupkg.all;

entiteit Hello_Med1 is
generieke (
WORD_SIZE: natuurlijk: = 32; - 32 bit data path
D_CARE_VAL: std_logic: ='0 '; - Vul waarde, ik heb betere resultaten met het
CLK_FREQ: positief: = 50; - 50 MHz klok
BRATE: positief: = 115.200, - RS-232 baudrate
ADDR_W: natuurlijk: = 18; - 18 bits adresruimte = 256 kB, 128 kB I / O
BRAM_W: natuurlijk: = 14); - 14 bits RAM ruimte = 16 kB
poort (
clk_i: in std_logic; - CPU-klok
rst_i: in std_logic; - Reset
rs232_tx_o: out std_logic; - UART Tx
rs232_rx_i: in std_logic); - UART Rx

constante BRD_PB1_I: string: = "D19"; - SWITCH8 == S2
constante BRD_CLK1_I: string: = "AA12"; - 50 MHz klok
- constante BRD_CLK1_I: string: = "AB12"; - 40 MHz klok
- UART: directe 1:1 kabel
constante BRD_TX_O: string: = "L4"; - UART 1 (J1) TXD1 DB9 pin 2
constante BRD_RX_I: string: = "L3"; - UART 1 (J1) RXD1 DB9 pin 3

------------
- Pinout --
------------
attribuut LOC: string;
attribuut IOSTANDARD: string;
constante IOSTD: string: = "LVTTL";

attribuut LOC van rst_i: signaal BRD_PB1_I;
attribuut IOSTANDARD van rst_i: signaal IOSTD;
attribuut LOC van clk_i: signaal BRD_CLK1_I;
attribuut LOC van rs232_tx_o: signaal BRD_TX_O;
attribuut IOSTANDARD van rs232_tx_o: signaal IOSTD;
attribuut LOC van rs232_rx_i: signaal BRD_RX_I;
attribuut IOSTANDARD van rs232_rx_i: signaal IOSTD;
einde entiteit Hello_Med1;

FPGA-architectuur van Hello_Med1 is
component ZPU_Med1 is
generieke (
WORD_SIZE: natuurlijk: = 32; - 32 bit data path
D_CARE_VAL: std_logic: = "X"; - Vul waarde
CLK_FREQ: positief: = 50; - 50 MHz klok
BRATE: positief: = 9600; - RS232 baudrate
ADDR_W: natuurlijk: = 18; - 18 bits adresruimte = 256 kB, 128 kB I / O
BRAM_W: natuurlijk: = 15); - 15 bits RAM ruimte = 32 kB
poort (
clk_i: in std_logic; - CPU-klok
rst_i: in std_logic; - Reset
break_o: out std_logic; - Break uitgevoerd
dbg_o:
Out zpu_dbgo_t; - Debug info
rs232_tx_o: out std_logic; - UART Tx
rs232_rx_i: in std_logic); - UART Rx
end component ZPU_Med1;
beginnen
zpu: ZPU_Med1
generieke kaart (
WORD_SIZE => WORD_SIZE, D_CARE_VAL => D_CARE_VAL,
CLK_FREQ => CLK_FREQ, BRATE => BRATE, ADDR_W => ADDR_W,
BRAM_W => BRAM_W)
poort kaart (
clk_i => clk_i, rst_i => rst_i, rs232_tx_o => rs232_tx_o,
rs232_rx_i => rs232_rx_i, dbg_o => open);
einde architectuur FPGA; - Entiteit: Hello_Med1

Ik heb nog een VHDL-module die opriep ZPU_Med1.vhd.Now wilt opnemen mijn vorige VHDL module hello_med1.vhd in mijn top-level design entity.Should ik langs mijn ZPU_Med1.vhd?Dit is verwarrend, omdat ik me al ZPU_Med1 in mijn hello_med1.vhd .. Betekent dit dat ZPU_Med1.vhd is eigenlijk al in mijn hello_med1.vhd?

Alle hulp i sterk appreciate.Thx

Groeten,
Bruno

 

[lordsathish]

U hoeft geen betrekking ZPU_Med1.vhd in uw top-level-module.
Maar tijdens het compileren van je hebben alle codes voor compilatie ...