Verschil tussen de FPGA en ASIC

[Elnegm]

Wat is de belangrijkste verschillen tussen de FPGA en ASIC?
Als iemand heeft een artikelen uit te leggen dat u uploaden
THX

 

[eda_ak]

Zie dit u alle antwoorden hebben

ftopic125753.htmleda_ak
...nog leren

 

[Barkha]

FPGA - Field Programmable Gate Array
1.FPGA zijn krachtig en kan worden geprogrammeerd vele malen.
2.goedkoper, daarom gebruikt voor het testen, maar langzamer, en kan niet in grote modellen ...
3.FPGA's worden gebruikt voor het ontwikkelen van prototypes ontwerpen, omdat ze daarmee bespaart Herprogrammeerbare time.It verbruikt meer stroom, langzamer dan ASIC als vroeger actieve elementen als switches.Cost per chips is Deze betrekkingen consumeren meer fysieke ruimte.

ASIC - Application Specific Integrated Circuit
1.ASIC eenmaal geprogrammeerd is vastgesteld.
2.veel duurder, is het niet een veel voorkomende praktijk om nessecarily prototype een ontwerp
op een FPGA
3.ASIC geen actieve elementen zoals swithces, waardoor minder stroom wordt gebruikt, dus sneller too.Designs bewezen op FPGA kan worden gemigreerd naar ASIC maar kosten more.This is gedaan als chips aan massa worden geproduceerd.

 

[SkyHigh]

Ik denk dat veel mensen zijn verkeerd begrepen, niet alleen je.Er was een tijd, toen ik student was, mijn docent vertelde me dat ook hij raakt verward want tijdens de jaren '60 tot jaren '90, te veel Vaktalen in digitale ICs ontstaan tijdens de ASIC giek.

Mijn kennis is gebaseerd op wat ik weet en wat ik lees, met name uit een aantal populaire handboeken geschreven door (1) Michael Sebestian Smith, (2) Weste & Eshraghian, en (3) Jan Rabaey.ASIC is een algemene terminologie te ICs gebouwd voor applicatie-specifieke indeling, voor een chip die alleen uitvoert Turbo-codering, Radix-4 FFT-of enz.

FPGA is een soort van ASIC maar meer oftenly genoemd programmeerbare ASIC die ook gegroepeerd PLDS zoals SPLD's en CPLD's.

ASIC, strikt moet worden genoemd, is eigenlijk ingedeeld in verschillende domeinen.
1.Volledige Aangepaste ASIC zoals Analoge IC's, bijvoorbeeld ADC, mixer, versterker.
2.Semi-custom ASIC zoals Cell-gebaseerde, Standard Cells, Kanaal / Kanaal-Less SOGS of MPGAs.
3.Programmeerbare ASIC's zoals FPGA, CPLD's, SPLD enz.
4.Standaard ICs zoals NAND, NOR, NOT poorten etc gevonden in 74-serie.

PhD MSc DIC Beng (Hon)
Analog Devices Inc (Ierland)

 

[Ravindra Kalla]

Je ziet verschillende nummers om van FPGA poorten naar ASIC-poorten.
Het hangt grotendeels af van de FPGA die u gebruikt.De officiële nummer
Xilinx is 6FPGA poorten naar 1 gate ASIC.Het hangt ook af van of u
berekenen van de flipflops en LUTS samen, of apart.Ik ben geneigd te tellen
flipflops en LUTS gescheiden zijn; gebruik 8gates voor de flipflops en een
variabel aantal (afhankelijk van de FPGA) voor de Luts.De meeste moderne FPGA's
denk Virtex en nakomelingen, of Flex / Apex stijl FPGA-schaal tot ongeveer
2-3 poorten per LUT.
En dan is het geheugen van de cursus.

Je moet ook lezen Bill s tekst zorgvuldig.Hij stelt dat dezelfde
logica beslaat ca..40-100x het gebied in een FPGA in vergelijking met een ASIC.
Ruimte als daadwerkelijk silicium, geen poortenToegevoegd na 3 minuten:hi vergeten te geven ua link

zie deze link, zal dit helpen u

http://www.chipdesignmag.com/display.php?articleId=115&issueId=11

 

[ashishjindal76]

hi folks

het grootste verschil van de toepassing oogpunt is herbruikbaarheid.De FPGA kan worden ingesteld en kan worden benut voor een ander ontwerp zodat het veelzijdig dat is niet het geval is met ASIC's.

Ashish

 

[FLEXcertifydll]

Het is een onderdeel van mijn proefschrift: descript ASIC naar FPGA code comvert items.Hoop te helpen UChip-niveau partitie
Om soortgelijke houden met ASIC-structuur, moet FPGA nemen dezelfde partitie als strategie ASIC.In XXX project er rekening 3 sub-systeem partities, doet FPGA.
 Gating klok
Omdat de klok single in FPGA is te gevoelig te worden beïnvloed productie enkele signaal jitter, skew, glitch en lawaai, moet worden vermeden om gated controle klok te gebruiken.Het kan gebruikt worden de poorten signaal als mogelijk signaal (CE) van flip-flop met twee input MUX, is een Q feedback, de andere is data signaal.
 Interne vergrendeling
In tegenstelling tot ASIC, interne klink van FPGA zal leiden tot enige verwarring.Bij lage snelheid te schakelen, zal er een nieuwe invoer klok in een klok domein.Een ander nadeel, terwijl de schakelaar in hoge snelheid, klink het tijdstip verwarring werd zuivere combinatie logica, veroorzaakt.Toevoegen pijpleiding registers als timing is moeilijk te voldoen.
 Big Fan-out buffer
Pre-define interne logica cel hebben beperkt fan-out-mogelijkheden van FPGA geassocieerd met FPGA-leverancier s proces.Voor wereldbol bestuurder signaal, klok, reset, grote fan-out-netten moeten toewijzen aan gebruik interne grote fan-out-buffer.Soms moet worden gerepliceerd dezelfde netto in het ontwerp voor de grote driver vermogen.
GSR (Global Set / Reset)-functie en GTS (Global Drie-State) controle zijn netto gewijd aan Xilinx FPGA serie.Bij de aanpassing van een ontwerp voor een Xilinx FPGA serie, moet u een ASIC-specifieke code geassocieerd met de mondiale reset, set en drie-state operatie te verwijderen.Vervang ze door Xilinx instantievorming HDL-componenten.

 Geheugen vervangt
In de FPGA te implementeren, het geheugen moet worden vervangen door vooraf definiëren intern geheugen.Block-geheugen op de chip moeten worden geïnstantieerd als FSM, FIFO, LUT enz. Terwijl in ASIC te voeren, op de chip het geheugen is gebaseerd op de fabricage van verkoper s geheugen standaard cel, standaard bibliotheek, die meer flexibel is.
VirtexII FPGA kan voorzien Blok RAM-geheugen, maar ook ondersteunt gedistribueerde RAM, wat de vier-LUT-ingang kan worden gebruikt om een verscheidenheid van het geheugen van het type, met inbegrip van synchrone RAM, ROM, Dual havens te implementeren en FIFOs middelen.Dit is stoppen anders met ASIC waarvoor RAM is gesynthetiseerd van generieke NAND.Bij de aanpassing van ASIC-code voor de FPGA, is het belangrijk om alle gate-niveau geheugenfuncties met een Core Generated degenen, vervangt op deze manier een efficiënte uitvoering van het geheugen in FPGA is verzekerd.
Een ander belangrijk punt bij de aanpassing van ASIC voor FPGA, de asynchrone geheugen kan niet worden geïmplementeerd in FPGA toen Core Generator betrokken.Dus de HDL-architectuur vervanging noodzakelijk is.
 Rekenkundige blok
Er moet evenwicht strategie in snelheid en ruimte.Specialisatie rekenkundig IP in ASIC-ontwerp heeft geavanceerde structuur gebruikt gate-niveau of doorreizen-level model geoptimaliseerd.In FPGA ontwerp, ondersteuning van de leverancier een aantal pre-definiëren speciale rekenkundig blok, maar het is beperkt.Ook zou kunnen worden uitgevoerd door FPGA-structuur, die meer ruimte kosten.Er is enige rekenkundige IP van design aardewerk uit Synopsys, die kan niet worden geïmplementeerd in FPGA rechtstreeks met geen prestatie verminderd.Met het oog op high performance design, is het essentieel om de code te passen FPGA-structuur te optimaliseren.
 PLL sliceAnalog input PLL/slice could not be implemented in FPGA.

Er is digitale PLL (naam DLL) binnen FPGA.In Xinlix apparaat is DCM-module, die is geïmplementeerd gebruik zelf-verhoging adres ROM.
 Vendor bibliotheek te vervangen
FPGA is gebaseerd op LUT / LAM pre-definiëren structuur apparaat.Verschillende verkoper soepel verschillende apparaten met verschillende structuur, is FPGA synthese in kaart brengen van het ontwerp tot de speciale verkoper s apparaat bibliotheek.Voor meer stabiele functie ontwerp moet vervangen verkoper bibliotheek.ASIC bevat een zee van relatief ongedifferentieerde NAND-poorten, terwijl de VirtexII FPGA meer werk zeer gestructureerde CLB (Configurable Logic Blocks) en IOBs (Input / Output Blocks).Toch, hoe effectief CLB en IOBs kan worden gebruikt, kan afhangen van hoe het ontwerp is gecodeerd in HDLToegevoegd na 9 minuten:Vooruitlopend op de laatste deel:Er zijn belangrijke verschillen tussen de twee soorten silicium platforms in ASIC en FPGA dat specifieke kenmerken mandaat in de EDA-instrumenten die we moeten ontwikkelen en de nieuwste generatie FPGA te implementeren.ASIC zijn opgezet vanuit het niets, terwijl de FPGA een vooraf architectuur hebben voor een bepaalde familie van apparaten.In ASIC punt van standpunten, de hele chip is alle klanten beheren.Al de sub-module, blok, cel, zijn poort gebaseerd op het proces van back-end silicium te voeren.De codering stijl is vrij in ASIC-domein.Er zijn een aantal verschillende ontwerpen regels tussen ASIC en FPGA codering stijl.Dit betekent dat ontwerpers moeten verschillende HDL-codering richtsnoeren voor elk type van het platform te volgen.
Complexe FPGA ontwerp deelt enkele gemeenschappelijkheid met ASIC-ontwerp, in de zin dat beide ontwerpers rekening moet worden gehouden voor timing, kracht, en andere prestatie-specificaties.Ontwerpers van beide platforms uit te voeren synthese, simulatie en RTL te genereren testbanken.Maar ook tal van maatregelen fundamenteel verschillend.De vooraf bepaalde aard van FPGA rijdt met een gebruik of verliezen aanpak van eigenschappen / mogelijkheden.FPGA ontwerp, vaker dan ASIC-ontwerp, functionele eisen moet overeenkomen met het apparaat architectuur.
ASIC-ontwerp bestaat uit vele uiteenlopende ontwerpen taken die geen deel uitmaken van een FPGA design flow.Zo heeft de FPGA verkoper reeds opgevangen klok-boom synthese en de grens scannen.FPGA-ontwerpers moeten ook niet uitvoeren silicium controle of scan-keten inbrengen voor de test.Aangezien de meeste FPGA macht in een bekend staat, doen FPGA-ontwerpers niet te initialiseren geheugen bits, hang-of flip-flops.Om hun voordeel kunnen FPGA ook embedded logische analyse mogelijkheden voor het debuggen van een ontwerp.
Als high-end FPGA inbreuk maken op ASIC prestaties, zijn veel geavanceerde ASIC-technieken worden aangepast voor FPGA ontwerp.De invoering van high-performance, multimillion-gate FPGA-ontwerpers heeft gedwongen zich te wenden tot de fysieke synthese en hiërarchische floorplanning (vaak gebruikt methoden die in de ASIC-ontwerp stroom) te ontwerpen doelen te bereiken en incrementele veranderingen in het ontwerp zonder lange plaats steun-en-route ( P & R) run keer.Grof floorplanning alleen zal niet langer volstaan zowel ASIC en high-performance FPGA nodig positie gebaseerde modellen om de timing sluiting te bereiken.
Significante verschillen tussen de Xilinx FPGA-serie en ASIC aanleiding geven tot de verschillen in de manier waarop functies worden uitgevoerd.Bij de aanpassing van de ASIC ontwerp tot FPGA pak, is het noodzakelijk om alle verwijzingen naar ASIC-specifieke kenmerken te verwijderen en te vervangen door FPGA-equivalenten.In sommige gevallen zal dit betekenen vervangen code in HDL-bestand, in andere geval, zal het een kwestie van het selecteren van de juiste schakelaar in de Xilinx ontwikkeling van software.

 

[gerade]

Hallo, FLEXcertifydll en al,

Hoe maak je een foutloze klok gating?