verolog netlist RTL converter

R

ram

Guest
Ik ben op zoek naar een gratis netlist op rtl converter.Wat zijn de manieren om dit te doen?.Welke instrumenten ondersteunen dit wat r de commando's?

 
Ik denk dat simulator steun netlist kan doen
eg.Cadence Verilog-XL

 
Hi Pandora,
Heeft u echt gewerkt aan verilog XL.If u beweren dat de tool de netlist kan doen om RTL conversie kan u uitleggen hoe het precies werkt that.I ben er niet zeker van dat u het hulpprogramma heb genoemd is de abitlity dat te doen.
Vicky

 
Ik begrijp niet precies de betekenis van 'netlist naar rtl', ik denk dat het betekent 'schematische tot (RTL)' netlist.
Als ik rechts ben, kan Cadence doen in 2-weg met IC & LDV.
1ste gebruik CSI, die zin Cadence-Synopsys-Interface, in 'ICD'.
2e beroepen XL in schema van 'ICD' kunt u netlist bestand vinden in ***. run1 / directory na het compileren.

 
Het is niet mogelijk om een netlist terug te keren naar verilog.Minstens zo van vandaag heeft niemand bedacht hoe dit te doen.Als je dit uit je probebly worden de volgende billioner.Denk na over het probleem of beter nog de samenstelling van een blok altijd eenvoudig om netlist en probeer een programma om het tij te keren terug naar RTL om een idee van wat u suggereert hier te komen schrijven.Eigenlijk, ASIC bedrijven zijn zo zeker van dat u kan het niet dat zij geven hun netlist aan hun klanten onbeschermd.Ze zijn zeker dat ze niet zullen kunnen maken aan de hoofden van staarten, zelfs als ze proberen te begrijpen.

 
Hoi,
Dat is het punt dat ik wilde brengen, want als we een synthese van RTL op basis van de toegepaste constarints het gereedschap zou comeup hebben met enkele topologie met het selecteren van n numer van topologieën voor dezelfde implementaton.So doen hoe kan het RTL werkte terug.
Groeten
Vicky

 
hi mvvijay78
Ik heb dezelfde betekenis met z81203
er kunnen functionele elke module in de netlist

 
Ik heb dit bereikt ding.Wat ik deed is dat ik geschreven had een perl script.Het script zal verilog netlist als input.& Zal RTL equivalent van dat.Hoe evevr het script is de technologie bibliotheek specifiek.

 
Ik heb een simpele vraag voor het ...

Elk gebruik voor de gegenereerde codes RTL ?????

 
er is noway van netlist naar RTL.
lib info, timing info nodig om te converteren.

 
Ram kan u uw perl-script met de rest van ons hier.Ik ben echt geïnteresseerd zijn in te zien hoe geavanceerd je scripts is.

 
novas Debussy, en Cadence componist kan lezen verilog netlist
converteren naar schematische ..Toegevoegd na 1 minuten:trouwens,
Spice visie kan lezen Spice netlist -> schema

gateVision lezen poort netlist (verliog netlist?) -> schema

 
Ik ben ook erg benieuwd naar uw perl script
als het werkt
Wow ....
Kunt u uw perl script (stuur mij: Mediatek (at) 163.com)?
Thanks in advance!

 
Sorry guys i cant dat doen .. zijn eigendom van het bedrijf.Maar hier is een idee ik zal geven hoe het werkt.
Ik neem de bibliotheek informatie van de gebruiker.Deze informatie wordt bibliotheek cel naam & de vergelijking in verilog vorm.Als de cel niet kan worden representated door vergelijking neem dan een verklaring formaat dit is genomen met behulp van perl-module (. Uur-bestand).Nu lees je netlist verklaring van de verklaring.

Voor elke cel bijvoorbeeld in netlist vervangen door de vergelijking of verklaring genomen van gebruiker.Hier moet je de pin naam in vergelijking of verklaring veranderen met de corrousponding aanleg pin naam.

Hoewel dit te doen moet je verzorgen wilde karakters toegevoegd door Synopsys sush als / * cel * enz. Sommige functie is nodig om dergelijke charcters te vervangen door niet-bestaand naam.

Het kan nodig zijn om nieuwe netto maken (draad met 2-3 verklaringen komen voor een exemplaar van tech. Lib cel).Door deze u een script kunt maken.Het script heb ik gemaakt is technilogy bibliotheek specifiek.Dat zal omzetten netlist in dat de technologie voor RTL.

Het gebruik van deze conversie ... kan elke raden?

Hoop dat dit zal je helpen.

 
ram wrote:

Sorry guys i cant dat doen .. zijn eigendom van het bedrijf.
Maar hier is een idee ik zal geven hoe het werkt.

Ik neem de bibliotheek informatie van de gebruiker.
Deze informatie wordt bibliotheek cel naam & de vergelijking in verilog vorm.
Als de cel niet kan worden representated door vergelijking neem dan een verklaring formaat dit is genomen met behulp van perl-module (. Uur-bestand).
Nu lees je netlist verklaring van de verklaring.Voor elke cel bijvoorbeeld in netlist vervangen door de vergelijking of verklaring genomen van gebruiker.
Hier moet je de pin naam in vergelijking of verklaring veranderen met de corrousponding aanleg pin naam.Hoewel dit te doen moet je verzorgen wilde karakters toegevoegd door Synopsys sush als / * cel * enz. Sommige functie is nodig om dergelijke charcters te vervangen door niet-bestaand naam.Het kan nodig zijn om nieuwe netto maken (draad met 2-3 verklaringen komen voor een exemplaar van tech. Lib cel).Door deze u een script kunt maken.
Het script heb ik gemaakt is technilogy bibliotheek specifiek.
Dat zal omzetten netlist in dat de technologie voor RTL.Het gebruik van deze conversie ... kan elke raden?Hoop dat dit zal je helpen.
 
ja ... xiongdh wat u zegt is juist ...

Wat ik had waargenomen is als volgt ...
Als ik dit omgezet RTL voor de FPGA te programmeren, zal gebruik maken van minder middelen als vergelijken met originele RTL.(Ik waargenomen voor sommige verilog-codes)

Ik concludeerde dat de optimalisatie gedaan door Synopsys DC is beter dan synplify pro (mijn persoonlijke conclusie)

 
Hier is een hulpmiddel:
http://www.transeda.com/products/improve-tll/overview.php

 
wat deed RAM is netlist vertalen in sommige formaat naar netlist in verilog / VHDL-formaat, dat is wat veel van synthese tool kan doen.

het zal niet helpen bij het begrijpen van de code, alleen voor simulatie of andere hulpmiddelen die kunnen alleen HDL nemen als input.

 
Dat TransEDA verbeteren TLL lijkt niet meer te bestaan ...

Heeft iemand nog links naar een netlist-to-RTL-converter?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top