Verilog-XL simulatie fout

[lahaha]

Toen ik probeerde te simuleren een invertor met Verilog-XL, ik heb een twee fouten
(1)
Module of primitieve (nmos3) niet gedefinieerd "ihnl/cds0/netlist", 19: nmos3 MN0 (. D (out),. G (In),. S (cds_globals.gnd-));
(2)
is gelijk aan (1), maar het is pmos3

Ik gebruik gpdk voor deze simulatie.Is het de instelling probleem?
Please help!

 

[yaxazaa]

heb je ook de primitieve bestand?

 

[lahaha]

Hoe op te nemen?
Please help!

 

[joe2moon]

Verilog-XL is een poort (cel) niveau van de simulator,
en niet voor transistor-niveau simulatie.

Als u wilt simuleren uw invertor in SPICE, dan kunt u
-1) Verandering nmos3 naar "NMOs", en pmos3 naar "PBO's"
(NMOs en PBO's is Verilog vooraf gedefinieerde model.)

-2) Bepaal uw nmos3 en pmos3 modelleren, ex: primitieve

primitieve your_mux (Y, A, B, S);
uitgang Y;
Ingang A, B, S;
tafel

/ / ABS: Y
/ /
1?0: 1;
0?0: 0;
?1 1: 1;
?0 1: 0;
0 0 x: 0;
1 1 x: 1;
endtable
endprimitive / / your_mux