Verilog Terwijl lus, For-lus is synthesisable??

Voor Loop is aanvaardbaar, maar terwijl lus is afhankelijk van uw gereedschap en het zal niet goed voor FPGA's

 
Ik heb het schrijven van een code verilog combineren structurele en gedragsveranderingen verklaringen.Maar ik moet deze structurele code uit te voeren op elke klokcyclus.Kan ik schrijf deze Strustural statemnets altijd binnen het blok????hw anders doe ik het?een snel antwoord kom heel veel helpen ...

 
Ik denk dat alle lussen die kunnen makkelijk worden geschreven ontrold worden synthesisable.Om dit te doen, denken als een preprocessor die zal ontrollen de lus, vervanging van de lus variabele, en daar ga je ...

 

Welcome to EDABoard.com

Sponsor

Back
Top