Verilog naar Spice?

[joe_chuang]

Is een know-how te vertalen Verilog (GATE niveau) naar Spice (met standaard Cell)?
Bedankt.

 

[1234U]

Is deze vorm van proces mogelijk?

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Verrast" border="0" />moet u wellicht synthisiser of dergelijke befor dit stadium.

 

[Jaz]

U kunt gebruik maken van hulpmiddelen cadans te lezen in een verilog netlist vervolgens een specerij netlist.

 

[joe_chuang]

Om Jaz:
Ik heb alleen SPICE CELL, ik heb niet Standaard Cell Library voor Cadence.Ik heb ooit gebruikt in Verilog van Cadence te genereren netlist.De Cadence zal symbool voor Standard cell.But de pin volgorde van het symbool niet overeenkomt met Spice Cell.Zou je me vertellen hoe chang de pen om te voldoen aan de SPICE cel?
Thnaks veel.

 

[Niemand]

Mei U kunt proberen de ECS (cohesie).
Ze hebben ASCII bibliotheek formaat.
En er zijn SDK die kan bouwen ur eigen script te lossen ur probleem door Programing hun instrument.
Ik zag er een monster script te vertalen
verilog in symbool lib.

 

[rfsystem]

Als je alleen maar hoeft te vertalen een Verilog Gate Niveau netlist in specerijgewassen u dat moet doen met een script.De poort niveau netlist is plat en maakt gebruik van niet-geordende pinnen.Dat is in tegenstelling tot specerijgewassen waarbij de volgorde is / Bidirectional / out en vervolgens lexicale.Dus het script hebben om de pinnen.Cadans bijvoorbeeld doet slaan interne over enkele bestelling.Dat is de reden waarom ergens als je bewerken Symbol en Schematische de bestelling krijgt de war.

 

[andy2000a]

ECO verandering netlist
1.verilog -> ontwerp analysetoestel -> Edif output ---> ECS6.0 bewerken
en wijzigen
cel -> Spice

2.verilog -> gatevision ---> Edif output ---> ECS6.0 bewerken & verandering cel ->
specerij

3.RC-extract debug
Spef netlist -> spicevision Pro

4.gebruik Lay-out tool Hercula_nettran functie

5.nassda instrument
v2s te converteren verilog netlist te specerijgewassen
Opdrachtsyntaxis
v2s <verilogFile>-s <cellSpiceFile>-o design.sp
<verilogFile>: inbreng verilog bestand
<cellSpiceFile>: ASIC cellen specerijgewassen netlist
In geval van een geheugenblok bestaat in het ontwerp, de simulatie kan worden
zeer lang.Als gevolg hiervan wordt het aanbevolen gebruik te maken van een gelijkwaardige skelet (een
lege huls met slechts condensatoren aangesloten op de input poorten) te vervangen
het geheugen blok in het ontwerp.
Een hulpprogramma lib2spice kan de skeletten van de. Lib-bestanden.
lib2spice-i <libFile>-o <spiceFile>
<libFile>: inbreng Synopsys. lib bestand
<spiceFile>: output skelet bestand

6.verilog ---> DA -> Edif -> viewdraw -> Spice

 

[pcking1972]

Ik wil ook

 

[CatKing]

moet u beschikken over specerijgewassen netlist van alle cellen, dan gebruiken sommige netlist vertaler te vertalen in de verilog netlist specerijgewassen netlist.
De vertaalde netlist toont alleen de aansluiting van STD cellen, dezelfde als Edif / sch of hdl netlist, maar u kunt ook de Spice netlist van STD cellen als subckt, dan kunt u simulatie van uw schakelingen.

 

[elone]

Zoals ik weet, na $ da $ h $ im bevatten een vertaler van verilog2spice!

 

[cadb0y]

Ik denk niet dat verilog is genoeg info te veranderen in specerijen.U kunt vanaf specerijgewassen te verilog.

 

[andy2000a]

hsim hebben utility genaamd "v2s"

kan converteren poort niveau verilog en mapping naar standard_cell
bibliotheek, vervolgens converteren verilog netlist te specerijgewassen netlist ..

kunt u V2S (PC versie is "dos" commando ..)

 

[xtecer]

Niemand schreef:

Mei U kunt proberen de ECS (cohesie).

Ze hebben ASCII bibliotheek formaat.

En er zijn SDK die kan bouwen ur eigen script te lossen ur probleem door Programing hun instrument.

Ik zag er een monster script te vertalen

verilog in symbool lib.