Verilog Coding Style

[prisnow]

Voor reduing de debug inspanning, hoe schrijf beste RTL-code?
Bedankt

 

[xmizi]

Nou, dit is een te groot onderwerp.Debuggen is onvermijdelijk.Maar verschillende richtsnoer te houden RTL-code in overeenstemming met netlist is dat:

1.Laat alle signaal in gevoeligheid lijst in combinatievormen blok.
2.Aparte combinatievormen blok van sequentiële blok;
3.nooit enig signaal te vergelijken met een 'x' of 'z';
4.Wees voorzichtig over het blokkeren en niet-blokkerende opdracht.

Tijdens debug enkele monitor signalen.Het zal altijd helpen.

Gewoon mijn twee cent.

 

[roli]

Voor Proefbanken - elke stijl zal doen -
zolang andere team leden kunnen begrijpen.Probeert te gebruiken zoveel noten & symbolen (voor variabelen namen) als je kunt.
Voor synthesys - probeer te volgen Synopsys HDL (Verilog) Gebruikershandleiding.
nLint uit Novas (of Debussy) controleert uw code voor Stijl (en vele andere valkuilen) - weg te gaan voordat de werkelijke Synthese - dus je bespaart jezelf een heleboel ontwerp / re-design inspanningen
en tijd.

Hoop dat dit helpt ...

 

[buzkiller]

Als u schriftelijk FPGA ontwerp, zelfs niet dromen van vendor-onafhankelijke HDL.
Je zult je eigen graf graven.Eigenlijk is er geen goede reden om te schrijven dergelijke HDL.
Niemand is aan het veranderen FPGA verkoper in het midden van het project.Als voor ASIC prototyping, sommige
delen van ASIC zal niet worden gesynthetiseerd uit HDL
anyway, maar uit een bibliotheek (geheugen, enz.).
Vendor-onafhankelijke HDL is een fout meestal gemaakt door mensen die afkomstig zijn van ASIC.

groeten,
Buzkiller.

 

[prisnow]

Dank jullie allemaal.
Goede suggesties

 

[farmerwang]

Vindt u nuttige documenten over www.sunburst-design.com

 

[mutoucanada]

Wees voorzichtig met volledige zaak en parallelle zaak

 

[its_thepip]

zorg met parralles verklaringen

 

[linuxluo]

hoi,
lees het boek "hergebruik methodologie handleiding".het
is erg nuttig.

 

[gong.kidd]

1.be verzorging van de volledige zaak
2.Thinking post ontwerp, dont gebruiken te veel DFFs en draden tussen modules

 

[JaneZhong]

Ik veronderstel dat je weet dat de synthese.Wanneer u wirte het RTL, moet u begrijpen van de route van uw codes na synthese.