Timing-analyses met behulp van Xilinx Timing analyzer

[Mkanimozhi]

Hallo Experts,
Met behulp van Xilinx Timing analyseapparatuur doen we de timing analyse van de combinatievormen design.if het mogelijk is hoe kunnen we doen.

Groeten,
Kanimozhi.M

 

[Aser]

Als ik wil doen de timing analyse van de combinatie-netwerk in FPGA,
Ik meestal hechten de registers aan haar inputs en outputs.
Toen ik synthetiseren, P & R als gebruikelijk, maar met de CLOCK ernstige beperkingen,
en zie de timing verslagen.
Xilinx toont een reeks van kritische routes met alle vertragingen, die niet voldoen aan de beperkingen.

 

[dkk1980]

U kunt een PAD constraint in ISE PAD en zien of het voldoet.

DKK

 

[sanjayk]

open Timing analyzer.Open de Timing-> Run_analysis en geven daarna de paden.