T
tyj0423
Guest
Ik ontwierp een state machine, wanneer proeceeing het ontwerp, de RTL van state machine correct is.
MAAR, als ik het genereren van het symbool, en conenct zij in de top-entiteit, de RTL-state machine is niet hetzelfde als de sub_module, en het genereren van de waarschuwing
Waarschuwing (10272): Verilog HDL zaak Statement waarschuwing op controlflat.v (112):
de zaak-item meningsuiting omvat een waarde reeds door een eerdere zaak item
waarom?
Hoe moet ik doen
MAAR, als ik het genereren van het symbool, en conenct zij in de top-entiteit, de RTL-state machine is niet hetzelfde als de sub_module, en het genereren van de waarschuwing
Waarschuwing (10272): Verilog HDL zaak Statement waarschuwing op controlflat.v (112):
de zaak-item meningsuiting omvat een waarde reeds door een eerdere zaak item
waarom?
Hoe moet ik doen