[Req] Testbench door gebruik te maken van systeem verilog met ModelSim

[elektrom]

Kunt u mij een voorbeeld?

 

[wufengbo]

Ik denk ModelSim niet ondersteunen systemverilog volledig.

 

[elektrom]

Ik zag uit de notitie dat systemverilog 3.0 wordt ondersteund,
en niet 3.1 is gebruikt voor het maken van testbank.Is dit correct?

 

[nagraj]

elektrom schreef:

Ik zag uit de notitie dat systemverilog 3.0 wordt ondersteund, en niet 3.1 is gebruikt voor het maken van testbank.
Is dit correct?

 

[Arnold]

je moet wachten modelsim 6.1, denk ik

 

[Kulprashant]

hoi,

Ik denk modelsim 6.0 ondersteunt
systemverilog.please proberen na te gaan of de dataheet

met groet,
KUL.

 

[nand_gates]

Ja modelsim 6.0 ondersteunt SystemVerilog!
kunt u draait volgende voorbeelden ...
http://www.sutherland-hdl.com/sv-design_book_examples.html