Reload Design in ModelSim (Xilinx ISE + ModelSim)

[ravics]

1. Is er een manier om de VHDL ontwerp opnieuw te laden in ModelSim, zonder terug te gaan naar ISE door gebruik te maken scripting commando's in ModelSim? 2. Wat is de procedure om UNISIM & Xilinx Corelib compileren ModelSim? Ik kreeg dit briefje van een van de universitaire tutorials: opnieuw opstarten en uitvoeren van de simulatie weer niet zijn voorzien van alle wijzigingen die u hebt aangebracht in uw module of test te bevestigen. Om de effecten van deze veranderingen, in de buurt ModelSim te zien en opnieuw uitvoeren van de Simulatie Behavioral Model proces in ISE. Een of andere manier uit? Ik probeerde het opstellen van het ontwerp. FDO en deed opnieuw-f, maar geen wijzigingen zijn verwerkt.

 

[TrickyDicky]

VCOM / vlog zijn de ModelSim commando's om enkele broncode opnieuw te compileren. herstart zal een simulatie opnieuw, met een opnieuw gecompileerd code gebracht inch Als u opnieuw compileren een bibliotheek, moet je alle bestanden die deze bibliotheek gebruiken opnieuw te compileren.