Re: parameter voor een PLL ontwerp

X

xihuwang

Guest
Hi, een ieder:
Ik ben het ontwerpen van een PLL met onder requeriments en specs:
1.Het zal worden gebruikt in een soc.Voor gebied requeriment, de dop gebruikt
in LF moet niet meer dan 100pF
2.De input referentiefrequentie zal 6-12MHz
3.De output moet worden aangehaald 200MHz
4.De piek-tot-piek jitter, ik denk dat moet hieronder 0.2ns onder alle PVT
5.Een 0.35um CMOS-proces in ontwikkeling (SOI proces, maar met behulp van H
poort, zodat de poort limiet terrilbly groot voor kleine W / L transistor).
6.Er is geen kruid model nu voor het proces.
Mijn vraag is:
1.Op basis van uw experices, wat is het bereik van VCO onder 0.35um proces
2.Wat is het tarief pomp huidige hieronder 5uA?
3.synchroniseren of async frequentie divider?
4.Voor geen specerijgewassen model nu, ik maak me zorgen over de frequentie stabiliteit voor
de lus krijgen variatie.Dus hoe kan ik guaratee de stabiliteit?Toegevoegd na 45 minuten:5.Wat is de bandbreedte moet worden ingesteld?200kHz is te groot voor dalende jitter?

 
6.Een andere vraag me puzzel is:
De output van de laatste fase van de VCO moet niet alleen rijden de 1e fase, maar ook
de differentiële versterker (gebruikt om het verschil klein swing-uitgang
van VCO tot volle gang single-ended signaal).Dus de laatste fase van de VCO zal
heeft vertraging groter dan de andere fasen.
Gaat het hier om grote jitter.Zo ja, hoe deze te veroveren?

 
Wat de bandbreedte zijn er twee criteria.Gebruik de laagste van de twee hieronder:

1.Het is de fase waar het lawaai van de verwijzing is gelijk aan dat van de VCO.
2.Het moet 1 / 10 van de referentie-frequentie of minder.

 
Bedankt voor het helpen.

Ik heb nog een vraag:

8.Ik ontworpen 3 belast pomp.De 3 CP worden aangesloten of losgekoppeld
met dezelfde LPF door pass gate om de prestaties van de CP.
Mijn vraag is weersomstandigheden het passeren
van de gate weerstand en parastic dop
zal de PLL
de prestaties

9.Voor een normaal kristal oscilator (4-12MHz), wat zijn de hoogste nervositeit?

 
10 van het ontwerp van de I / O en pad, ESD van de PLL signaal uit?

 
11.Als de VCO's vermogen om te beginnen met oscilating moet worden beschouwd?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top