Problemen over de Verilog-A Simulatie

[walkingsun]

Ik bouw een verilog-Een model van PLL lus.En met spook, te simuleren de transiënte gedrag.

Maar na enige tijd, over honderden van ons, is de simulatie abrupt gestopt.Geen waarschuwing of fout informatie.

Wat is er mis met mijn model of simulatie setup?spook's of bug?

 

[jayanth.neo]

het zou een stuk eenvoudiger wanneer u een foto van de ur testbank kunt plaatsen.
kunnen worden, zou het opzetten van de eerste voorwaarden op belangrijke knooppunten zoals de output van heffing pomp helpen.Heeft u zijn individuele verilog blokken voor elk element in de PLL of het hele PLL als zodanig?

een andere suggestie zou zijn het controleren van de schijfruimte.de transiënte analyse winkels info in de PSV-map in simulatie directory, hardlopen voor 2 ons kan u een groot bestand, als dat het geval is, zou u wilt selecteren alleen de output nodes ur in geïnteresseerd, met behulp van de output -> Bewaar alle optie-en selecteren 'geselecteerd' voor 'te selecteren signalen naar de uitgang (save)' en selecteer de signalen die u wenst te plotten met behulp output -> te worden uitgezet.

 

[sandeep_torgal]

Houdt u er ook voor zorgen dat de verilogA goed is samengesteld?Bent u gebruiken van standaard bibliotheek of ur eigen code ..

 

[walkingsun]

Er is iets mis met de spectre5141.
Na overschakelen naar spectre5033, verdwijnt het probleem.