probleem met de vertaling van VHDL te verilog

[mateushh]

Hallo!

Ik wil een eenvoudige i2c controleur aan de Spartan2 FPGA met Xport2.0.Ik heb een bron in VHDL (attatched die ik bij deze post), maar het probleem is, dat om deze verenigbaar met xporteren Ik moet instantiëren de zogenaamde primaire bron, die ik in Verilog.

Dus, ik heb gedownload van de X-HDL 3 Vertaler en vertaald mijn bron tot verilog.Helaas kan ik niet synthetize onder de Xilinx ISE 6.1i, die ik gebruik.Ik verkrijgen veel verschillende fouten.

Kunt u mij helpen?

Bedankt op voorhand!

Mateusz Wysocki
Sorry, maar je moet inloggen om dit onderdeel te bekijken koppelingseisen

 

[Big Boy]

Converteren van VHDL te Verilog (of vice versa) is nooit een goed idee.Tenminste, niet met een geautomatiseerd programma.

Ten eerste, mag u nooit meer dezelfde opmaak, dus er zal veel aanpassingen te doen aan de uitgang de bron, en de opmerkingen.

Vervolgens zijn er enkele verschillen tussen VHDL en Verilog die niet kunnen worden vertaald zonder te weten de context.Het
is hetzelfde als analogie Engels vertalen vanuit of naar een andere taal.Natuurlijk, u kunt gebruiken Babelfish vertaler (bijvoorbeeld het vertalen van het Spaans -> Engels), en zeker weet, alle woorden kunnen worden vertaald 'synthetisch' correct (letterlijk) aan de andere taal, maar het lezen van het vaak geen zin.Waarom?, Omdat de vertaler niet kunnen weten wat de context * * (met andere woorden, de * idee * dat de schrijver in gedachten had).Het
is hetzelfde voor VHDL-> Verilog vertaling.

Kijk naar de bron in VHDL, en het een vertaald naar Verilog.Als de vertaler afkomst, heeft u Verilog-code die eruit zien als het aan de VHDL-code.Maar nu, studie de VHDL bron, en * * begrijp het idee dat de schrijver uitgevoerd, en vervolgens kijken naar de Verilog-code.Ik
ben er zeker van dat een van de eerste wat u
zult vertellen jezelf is' Gee, beter beginnen ...'.

Dus, je hebt 2 keuzes, ofwel converteert naar Verilog, pas na het begrijpen van het concept van de i2c VHDL kern, of gebruik de software die kan compileren gemengd disign (VHDL gemengd met Verilog).

Just my 2 cent ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />