I
ianalog
Guest
HI, alle,
Nu zou ik graag het uitvoeren van een post-layout simulatie met sdf-bestand back-geannoteerde.Voeg ik de sdf-bestand in mijn laatste poort niveau netlist (door astro) en het gebruik van de NC-verilog simulator.De tool van plantaardige en route is de Astro.Ik heb de simulatie gevolg van de gate-niveau netlist van het post-synthese met deze manier.maar, de post-layout resultaat is niet getten.waarom is dit reden?
mijn code wordt weergegeven als:
module top_test;
reg RESET, CLK, IN;
wire [5:0] DOUT;
parameter STAP = 100;
SIN_POUT SIN_POUT (RESET, IN, CLK, DOUT);
initiële
beginnen
$ sdf_annotate ( "SPCELL.SDF", SIN_POUT);
/ / $ sdf_annotate ( "ser_pa.sdf", SIN_POUT);
eindigen
altijd # (STEP / 2) = ~ CLK CLK;
initiële
beginnen
RESET = 0; CLK = 0;
......
verificatie bestand omvatten de broncode, testbench en SDF bestand.De simulatie resultaat met sdf-bestand is het resultaat hetzelfde zonder de sdf-bestand.waarom?alsjeblieft.
Nu zou ik graag het uitvoeren van een post-layout simulatie met sdf-bestand back-geannoteerde.Voeg ik de sdf-bestand in mijn laatste poort niveau netlist (door astro) en het gebruik van de NC-verilog simulator.De tool van plantaardige en route is de Astro.Ik heb de simulatie gevolg van de gate-niveau netlist van het post-synthese met deze manier.maar, de post-layout resultaat is niet getten.waarom is dit reden?
mijn code wordt weergegeven als:
module top_test;
reg RESET, CLK, IN;
wire [5:0] DOUT;
parameter STAP = 100;
SIN_POUT SIN_POUT (RESET, IN, CLK, DOUT);
initiële
beginnen
$ sdf_annotate ( "SPCELL.SDF", SIN_POUT);
/ / $ sdf_annotate ( "ser_pa.sdf", SIN_POUT);
eindigen
altijd # (STEP / 2) = ~ CLK CLK;
initiële
beginnen
RESET = 0; CLK = 0;
......
verificatie bestand omvatten de broncode, testbench en SDF bestand.De simulatie resultaat met sdf-bestand is het resultaat hetzelfde zonder de sdf-bestand.waarom?alsjeblieft.