D
danda821
Guest
HI,
Ik ben het ontwerpen van een CMOS PLL (Tri-state pfd, belast pomp, divider, VCO).De scheidingslijn is een zwaluw divider, zodat ik kan kiezen voor verschillende scheidslijnen ratio (of een ander kanaal).Het werkt op het eerste kanaal (scheidslijnen verhouding is 464).Maar voor het hoogste kanaal (scheidslijnen ratio 478), kan niet blokkeren.De controle op spanning VCO afwikkelt tot 677mV (rimpelspanning is 20mV) op 7us, dan willekeurig stijgingen (ribbeling gaat hoog naar 120mV).Kan iemand me vertellen wat is het probleem?bedankt.
danda821
Ik ben het ontwerpen van een CMOS PLL (Tri-state pfd, belast pomp, divider, VCO).De scheidingslijn is een zwaluw divider, zodat ik kan kiezen voor verschillende scheidslijnen ratio (of een ander kanaal).Het werkt op het eerste kanaal (scheidslijnen verhouding is 464).Maar voor het hoogste kanaal (scheidslijnen ratio 478), kan niet blokkeren.De controle op spanning VCO afwikkelt tot 677mV (rimpelspanning is 20mV) op 7us, dan willekeurig stijgingen (ribbeling gaat hoog naar 120mV).Kan iemand me vertellen wat is het probleem?bedankt.
danda821