Opsporing klok rand

[dak-ju]

Ik wil opsporen van de vraag of de stijgende flank van het signaal 2 is gesynchroniseerd met de stijgende of dalende flank van het signaal 1. (AUB zie de bijgevoegde foto)

Dus ik moet een logisch ontwerp te implementeren.S1 en S2 zijn input voor mijn systeem
Eigenlijk moet ik het signaal s2 verschuiving door een volledige periode van s1 ongeacht of zij (S2) is vastgelegd over de stijgende / dalende flank van S1.
Sorry, maar je moet inloggen om deze gehechtheid

 

[eeeraghu]

De uitgang hier is puur afhankelijk van het signaal S2, dus wanneer er een evenement op s1, moet s2 trigger
dat wil zeggen volgens het schema het signaal s2 is gevoelig voor zowel positief of negatief rand rand evenement.
Dus logisch zou zijn dat u zijn om het signaal S2 met verwijzing naar s1 chexk geactiveerd evenement.

 

[spotvogel]

Ik denk dat dit moeilijk te ontwerpen,

misschien moet je andere toepassing

informatie, dan kunnen we voorzien in andere

methode om te gaan met probleem dat je gezicht.met vriendelijke groet
dak-ju wrote:

Ik wil opsporen van de vraag of de stijgende flank van het signaal 2 is gesynchroniseerd met de stijgende of dalende flank van het signaal 1. (AUB zie de bijgevoegde foto)Dus ik moet een logisch ontwerp te implementeren.

 

[markd]

U moet scheppen signaal s1x2 die tweemaal sneller dan s1
en proef s2 op elke stijgende flank van s1x2

hoop dat dit helpt.

 

[Amarnath]

Ik denk dat het SIMPLE.DO DAT DIT WAY.FOR DETECTEREN of de positieve Egde VAN beide signalen worden gesynchroniseerd

S1 -------------------
S2-INV-INV-INV ---
IN DEZE WIJZE FEED DE SIGNALEN OP EEN EN GATE.NOW U GET ONE stuursignaal voor postive Egde SYNCHRONISATION.FOR NEGATIEVE EDGE SYNC JUST maken gebruik van dezelfde VOORNAAMSTE maar voedt DE SIGNALEN NAAR EEN OF GATE.NOW U zowel stuursignalen - OF THEM KUNT U EEN DEFINITIEVE stuursignaal.

WAT
Amarnath

 

[abhishek_elec]

Geef S2 te CLK pin van 2 flip-flops, een stijgende flank-geactiveerd en de andere dalende flank-geactiveerd.
Geef S1 om gegevens pinnen van zowel de flops.

De Q van flops worden gegeven aan een NOR-poort en de O / P van NOR zal zeggen of S2 is gesynchroniseerd met stijgende of dalende flank van S1.
Als S2 is stijgende flank gesynchroniseerd, o / p => 1
anders o / p => 0.

 

[Thomson]

Ik denk dat sommige aanvullende informatie over deze twee signalen zijn verplicht!In mijn kennis, indien deze ingangssignalen intrinsiclly zijn syncrhonously gegenereerd door andere modules, dan alleen de vertraging verschil van deze twee signalen die worden gehouden!Om goed te kunnen functioneren, is deze vertraging S2 langer dan de S1.

Als deze twee signalen asynchroon zijn, dan de eenvoudige comparsion van deze twee signalen zal genereren metastabiliteit zodat een 2DDF Synchronizer moet worden gebruikt.het is onmogelijk dat je geen idee van deze twee signalen tijdens de digitale logica ontwerp.