Moet er altijd een rest??

[hallovipin]

Wat is het doel van reset als ISE zelf alle registers op 0 initialiseren bij de start van de uitvoering. commentaar? /

 

[Umair_ali]

voor simulatie doeleinden, om de mendatory opnieuw enkele regs voor bijvoorbeeld als u r doet somthing als die rechter = count + 1 u nodig hebt om je "tellen" reset te registreren

 

[TrickyDicky]

hoe zit het wanneer u wilt powerup of op '1 reset '? de eerste staten opnieuw worden ingesteld. tellers. Dan is er het probleem van de simulatie, waar alles standaard 'U' in VHDL.

 

[FvM]

De meeste programmeerbare logische bouwstenen (CPLD of FPGA) hebben een power-on reset als een hardware feature. Er kan ook een optie om een speciale reset-ingang te sluiten op de existiing resetten logica. Complex ontwerp meestal nodig reset functionaliteit in de gebruiker logica, in de meeste gevallen, een externe reset moet worden gesynchroniseerd met de klok op betrouwbaar gedrag te bereiken. Mogelijke discrepantie tussen synthese en functionele simulatie is een speciale uitgave. De 'U' probleem met geïnitialiseerd signalen, hoewel meestal vervelend, zou moeten begrijpen zijn als een functie om de ontwerper over het missen van reset voor bepaalde signalen te waarschuwen. Als je zeker dat je alleen maar vertrouwen op de power-on standaard, voegt u een initiële toestand naar het signaal definitie. Het zal goed worden begrepen door zowel het ontwerp compiler en de simulator.

 

[hallovipin]

Wat is dit 'U' probleem. Ik gebruik Verilog en de simulatie na synthese werkt prima voor mij. @ FVM Wat ik geleerd dat 'eerste' blok niet wordt beschouwd als ten tijde van de synthese. Dus hoe de signalen initialiseren zonder reset? Standaard worden alle registers en variabele wordt ingesteld op 0 op de power-up.

 

[FvM]

Wat is dit 'U' probleem.

ModelSim is uitgaande van 'u' voor alle geïnitialiseerd signalen.

Wat heb ik geleerd dat 'eerste' blok niet wordt beschouwd op het moment van synthese.

Het hangt van uw synthese tool. Altera Q.uartus voert Verilog de eerste blokken van respectievelijk geïnitialiseerd VHDL-signalen door de hardware power-on reset conditie. Maar ik zie, dat ze worden genegeerd, bijvoorbeeld door de Synopsys ontwerp compiler. Ik weet niet over andere tools.

 

[hallovipin]

ISE doent in overweging nemen.

 

[lucbra]

Het is altijd een goede gewoonte om een reset voorwaarde toe te voegen aan een proces. POR is precies wat het zegt te zijn: reset bij inschakelen op, dus niet op een gecontroleerde manier het resetten van uw signalen aan een bepaalde voorwaarde. Zelfs als ISE voegt de reset zelf, je weet nooit of je gaat ISE morgen opnieuw te gebruiken, en dan heb je een probleem.

 

[mansi0905]

ja er moet altijd een reset. het voorkomt dat de signalen van het krijgen van ongedefinieerde waarden of afval waarden vooral als je hardware-implementatie