Mixed Simulatie van Design (VHDL en Verilog)

[Mirzaaur]

Beste allemaal,

Ik moet mijn ontwerp te simuleren met een ander model dat al gedaan was in Verilog.module in Verilog zal communiceren met de Design in VHDL.

Ik heb simulatie van mijn ontwerp in VHDL met behulp van een testbank, maar om praktische redenen moet ik ontwerp gebruikt de ander in dezelfde test.HOE te gebruiken) een ontwerp (verilog IN EEN VHDL ontwerp simulatie??
Gelieve te adviseren, tips, ENIGE VORM VAN LITRATURE?Bij voorbaat dank,

Mirza

 

[semiconductorman]

De meeste simulatoren ondersteunen nu mixed-mode simultaion.
U kunt instantiëren een VHDL module in verilog of vice versa.Als compling het ontwerp zorgen ervoor dat u het te compileren in de juiste volgorde.i, e, indien VHDL module is een voorbeeld in verilog, verzamelen alle VHDL uw bestanden en vervolgens uw bestanden Verilog.Na dat net als usaul compileren.

 

[anilkumarv]

Gebruik mengtaal simulatoren, bijvoorbeeld Synopsys heeft een hulpmiddel bij naam VCS MX in welke van beide Verilog en VHDL kan bundelen en samen sumulated codes (PDF legt haar voor de opdrachten)

 

[go4sandesh_vsn]

indien met behulp van simulatie-instrument ur ... Zorg ervoor dat indien zij ondersteunt gemengde HDL (Tegenwoordig zijn de meeste van hen doen )..... n volg de bijbehorende documentatie .....

met name voor Modelsim, kunt u volgen zijn "modelsim_user.pdf" file ... het heeft een heel hoofdstuk gewijd aan gemengde simulatie lang ....

hoop dat het helpt