LOW POWER ASIC

[jayakumarjay]

Is er een gratis tool om de macht analyse

kan iemand mij helpen

 

[haosg]

De eenvoudigste manier is het toevoegen van gated-klok in de RTL.
over het algemeen kun je 20% -40% energie te besparen.

Als je macht kan cosider in meer hoge ontwerpfase, krijg je meer energie te besparen.

Vertrouw niet op de power-compiler.

 

[giggs11]

Wanneer men zegt dat de macht compiler tools zoals Power-compiler kan gebruikt worden om het energieverlies te optimaliseren in een ontwerp, hoe wordt dit gedaan door het hulpprogramma ....?

Is de tool opnieuw synthetiseren van de logica om een meer energiezuinig circuit ... bijvoorbeeld produceren, zoals het toevoegen gated clockc ...?Zijn er andere methoden dan gated klok voor het optimaliseren van het vermogen bij bouwkundige of RTL niveau ...?Bedankt

 

[Phantom]

jayakumarjay schreef:

Is iedereen die werkt aan een laag vermogen,Zo ja welke is de beste manier om de macht te verminderenwordt door het doen van bouwkundige analyse of gate-level analyse

 

[arunragavan]

als spook genoemd adiabatische logica is ok tot op zekere hoogte - clock gating is ook goed ..DVS in de mate van algoritmische niveau ..maar dat is het beste als het gaat om abstractie RTL ..

Ik moet om de kracht die wordt verbruikt door elke eenheid - aan haar RTL-niveau en de gehele installatie als zodanig ...

elke sugessions ..

 

[Abner]

jayakumarjay schreef:

Is iedereen die werkt aan een laag vermogen,Zo ja welke is de beste manier om de macht te verminderenwordt door het doen van bouwkundige analyse of gate-level analyse

 

[tom123]

we moeten nemen maatregelen ter beperking van de macht in zijn geheel ASIC-design flow,

van spec.te verwerken.

dit onder architectuur analyse en optimalisatie,

gated klok in RTL, goede plattegrond voor het verminderen van parasitaire capaciteit,

laag vermogen proces (gebruiken een lage Er isolator te verminderen capaciteit).
jayakumarjay schreef:

Is iedereen die werkt aan een laag vermogen,Zo ja welke is de beste manier om de macht te verminderenwordt door het doen van bouwkundige analyse of gate-level analyse

 

[jjww110]

uitschakelen macht is een betere manier dan uitschakelen klok somtimes!

 

[ee171]

net als jjww110 zei, zet hem dan uit.als u hem niet gebruikt, dan maakt het niet compsume macht.hoe zit het schakelen VDD / VSS?

 

[spotvogel]

De msthod een lager vermogen omvat:

gating klok;

low power supply;

lage draads verbinding van capaciteit (met plattegrond in de backend);

met vriendelijke groet

jayakumarjay schreef:

Is iedereen die werkt aan een laag vermogen,Zo ja welke is de beste manier om de macht te verminderenwordt door het doen van bouwkundige analyse of gate-level analyse