Klok domein kruising timing fout

S

s3034585

Guest
Hi Guys
In mijn ontwerp zijn er 2 clks opgeroepen als fastclk en slwclk en ze zijn gegenereerd met behulp van DCM.Ik gebruik een signaal dat uit slwclk domein naar een state machine trigger in snelle CLK.Maar voordat u deze i don't synchroniseren met 2 ffs geklokt door snelle CLK.Ik krijg nog steeds een aantal timing fouten en ik een niet te begrijpen.Kan iemand mij helpen begrijpen ..

Thanks in advance
Tama

de fout ---->

Slack:-1.899ns (eis - (gegevens pad - pad clock skew onzekerheid ))
Bron: gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwr_dn (FF)
Bestemming: gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwrdn_r (FF)
Eis: 0.003ns
Datapad Vertraging: 1.902ns (Niveaus van Logic = 0)
Clock Pad Skew: 0.000ns
Bron Klok: slow_clk stijgen op 110135.805ns
Bestemming Klok: fast_clk stijgen op 110135.808ns
Klok Onzekerheid: 0.000ns

Data Path: gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwr_dn te gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwrdn_r
Locatie type Delay Delay (ns) Fysieke Resource
Logische Resource (s)
------------------------------------------------- -- ------------------
SLICE_X86Y145.YQ Tcko 0.568 gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/transation_done
gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwr_dn
SLICE_X86Y144.BY netto (fanout = 1) 0,964 gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwr_dn
SLICE_X86Y144.CLK Tdick 0.370 gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwrdn_r
gen_coproc.i_copro_top/g1.0.si_c/i_vg_gray/dvwrdn_r
------------------------------------------------- -- --------------------------
Totaal 1.902ns (0.938ns logica, 0.964ns route)
(49,3% logica, 50,7% route)

-------------------------------------------------- ------------------------------

 
Het hangt ervan af hoe je de synchronisatie.Idealiter moet je een puls te genereren met dezelfde breedte als de fastclk periode en gebruik deze om uw staat machine trigger.
Ook uit je post zie ik de 50,7% van de vertragingen is van routing en dit kan worden verbeterd als je speelt met de kaart een PAR-instellingen.Verhoog de routing-inspanning, gebruik timing gedreven in kaart brengen ...

 
Gebruik meer FF in plaats van 2 tot en met de CLK als FFreduce verhoogt het de kans op Metastabilty synchroniseren.

Anmol

 
Hoi,

Ik denk dat je de speling (fout), omdat de bron en de bestemming klok klok zijn anders krijgen.bij de bron en de bestemming klok klok zijn verschillende langs een pad het gereedschap wordt verondersteld voilations timing voor die weg te geven.aangezien u met 2 FFs voor synchronisatie, dat moet goed te werken en kun je gewoon negeren de timing voilation.Voor deze gevallen is het raadzaam om TIG (Timing Negeren) beperking klok tussen de twee domeinen.Als u geven TIG tussen uw fastclk en slowclk, deze timing voilation zal niet worden gemeld bij TWR.

Bedankt.

 
U moet valse pad te definiëren voor signaal overtocht van het ene domein naar het andere.

 
uw ucf, gebruik
Timespec "TS_XXX" = UIT "slow_clk" TO "fast_clk" TIG;

misschien nuttig.

 
Wanneer corrsing klok domeinen, u krijgt altijd een timing fout.Het is perfect in orde.want je zal timing schendingen in silicium ook.Nu zijn er twee manieren om het te pakken:
1.Gewoon negeren
2.Verklaren een valse pad (s) tussen twee klok domeinen.
KR
Avi
http://www.vlsiip.com

 
Een valse pad is een pad dat de timing is nooit gevoelig in werkelijkheid, maar wel bestaat in de chip.Aangezien STA hulpprogramma niet kunt vinden, en zijn alleen de ingenieur die weet dat zijn een valse pad, kan het mogelijk dat STA rapporten een timing overtreding, en eigenlijk een ingenieurs weet dat deze schending niet waar is.

Maar in dit geval het pad van de ene klok naar het andere domein is niet een 'echte valse pad' zoals het zal worden gesensibiliseerd over de chip.Maar sinds we weten dat er sprake zou zijn timing gamba's en we hebben maatregelen getroffen, zodat onze silicium werk doet ondanks dat gebruiken we nut van het 'valse pad' te verklaren een 'verkeerde weg', zodat STA niet vervaardigt timing fouten
In het ontwerp compiler kan u verklaren een valse pad zoals deze:
set_false_path-van Clk1-to Clk2
andere voorbeelden kunnen worden gezien op
http://www.vlsiip.com/dc_shell of wilt u wellicht de man pagina van 'set_false_path zien'
Nog meer vragen?laat het me weten en ik zal proberen te verduidelijken.
KR
Aviral Mittal

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top