Klok divider met 3 met 50% duty cycle?

[echo47]

Veel verwarring hier, want wij zijn schoppen rond verschillende ideeën, en verklaren elk-ander berichten.

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Ik hou niet van logica die berust op vertragingen.Ik hou van de Xilinx toepassing rekening mee dat IanP voorgesteld, maar mijn favoriete oplossing is een frequentie multiplier op basis van een DLL of PLL.
Last edited by echo47 op 02 januari 2006 13:59, edited in totaal 1 keer

 

[deken]

Haha ... Ok, ik ga akkoord.Laten we dit onderwerp een rust!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[vipulsinha]

Hoi
U kunt gebruik maken van 2 flop Johnson teller voor de div met 3 module.Zoals Johnson telt teller voor 2N-1 cyclus waarbij N is het geen van flops.

 

[appleleaf]

Ik denk dat het gebruik van zowel de rand van de ingang klok zal een andere soluation worden.

 

[PitBull]

Ik heb er deze vraag voorgelegd en er zijn een paar van de antwoorden op deze site.
Alle krediet aan Satish B.
Sorry, maar je moet inloggen om deze gehechtheid

 

[Littlefield]

hoi
waarom zou kloof "XOR" door 3, dan kloof "divide3" door 2 ??????
WAAROM NIET kloof "XOR" door 6 rechtstreeks

wanneer 0,1,2, de output is '0 ',
wanneer 3,4,5, de uitgang is '1 ',
zij hebben ook 50% duty cycle

echo47 wrote:

Het "delen door 3" kan alleen maar een gewone twee-bits teller die 0,1,2,0,1,2, gaat ...Na het doen van deze stappen, zou je signalen zoals dit.
Voor de uitgang te hebben 50% duty cycle, de input klok moet ook 50% duty cycle.

 

[anssprasad]

Dit is een zeer goede papieren op de klok dividers

http://www.edaboard.com/viewtopic.php?p=805549 # 805549

 

[jasmine25]

thank you very much ..... buddy

maxsnail wrote:

Bedankt.
is het nuttig voor mijnand_gates wrote:

Hier is een meer ckt in verilog!Code:

module clk_div3 (clk, clk_out);

input clk;

uitgang clk_out;reg [1:0] cnt_p, cnt_n;

wire [1:0] cnt_p_nx, cnt_n_nx;eerste beginnen

cnt_p = 2'b11;

cnt_n = 2'b11;

eindigentoewijzen clk_out = cnt_p [0] | cnt_n [0];

toewijzen cnt_p_nx = (cnt_p [0], ~ (cnt_p [0] | cnt_p [1]));

toewijzen cnt_n_nx = (cnt_n [0], ~ (cnt_n [0] | cnt_n [1]));altijd @ (posedge clk)

cnt_p <= cnt_p_nx;

altijd @ (negedge clk)

cnt_n <= cnt_n_nx;endmodule / / clk_div3