@ in verilog

A

ASIC_intl

Guest
Is @-symbool gebruikt voor de timing controle in verilog synthesizable?Is het @ (posedge clk) een synthesizable bouwen?

 
Als ik u, ik zou plegen een tekst boek of hulpprogramma handleiding.

Synopsys HDL compiler handleiding bijvoorbeeld is een goed idee.U kunt ervan uitgaan dat de meeste van toepassing op andere synthese tools ook.
http://www.stanford.edu/class/ee108b/labs/verilog_reference.pdf

 
Uw document heeft geen antwoord op mijn vraag.

Kunt u mij kunt u vinden op de pagina van het document in de bovenstaande link waar hij schrijft over synthesizability van @ in verilog?

 
ASIC_intl schreef:

Is het @ (posedge clk) een synthesizable bouwen?
 
http://www.cs.utah.edu/classes/cs3700/handouts/VerilogQuickRef3up2.pdf

 
altijd @ () wordt meestal gebruikt om bepaalde elementen van de gevoeligheid lijst bijvoorbeeld

1.altijd @ (posedge clk) de verklaring stelt naast de compiler om de volgorde van de verklaringen in het kader van het altijd blok gewoonlijk ingesloten in accolades () indien de positieve kant van de klok wordt geactiveerd of geactiveerd.
2.altijd @ (gegevens of resetten of lezen of is_legal
of data_ready of seenTrailing of
seenZero of nullen of bits_seen) evenzo de verklaring naast activeert de code indien er sprake is van enige verandering in de variabelen binnen het blok altijd denken aan de eerste verklaring wijzigingen alleen voor positieve rand of stijgende rand of als dat signaal van laag naar hoog gaat.Toegevoegd na 10 minuten:http://www.esnips.com/_t_/samir palnitkar? q = Samir palnitkar proberen het downloaden van het boek Verilog HDL door Samir palnitkar van die link en ja het is altijd @ synthesizable

 
Maar de synthese tool altijd negeren de timing controle evenementen zoals posedge klok enz., die verschijnen na het @-symbool.

Wat is het nut van het @-symbool te worden synthesizable als de synthese tool negeert deze evenementen zoals posedge clk; (a of b of c),
enz. Na het @-symbool?

 
Citaat:

Maar de synthese tool altijd negeren de timing controle evenementen zoals posedge klok.
 
Negeren wat betekent dat het gemiddelde is het een fout of een waarschuwing te worden bepaald en wat
is de context die je gebruikt dat @ posedge clk?Toegevoegd na 1 minuten:Mijnheer ASIC_intl

 
Hi FVM

Wie vertelde je dit dus een constructie die in de handleiding is eigenlijk synthesizable "?!!!!
Wij hebben door middel van veel boeken inclucing basics.

Hi prashanthknl

Als je een # teken de synthsis tool negeert het.Als je een extra signaal vernoemd extra gevoeligheid in de lijst, vindt u deze opnieuw synthsizes op een flop.Het is vanwege de reden synthese tool negeert deze evenementen zoals posedge clk etc na het @-symbool.

 
Citaat:

Wie vertelde je dit dus een constructie die in de handleiding is eigenlijk synthesizable "?!!!!
 
Hi FVM!

Kunt u pin punt naar de pagina waar staat geschreven dat @ synthesizable is duidelijk als u zegt?

Waarschijnlijk u Didi niet begrijpen van de constructies en het synthesizability correct.Denk alstublieft en antwoord.

 
as such is synthesisable is as meaningful as discussing this for a { }
token.

Bespreken indien @
als zodanig is synthesisable is even zinvol als de bespreking van dit voor een ()
token.Ik heb al een (te verwaarlozen vereenvoudigd) verklaring in dit verband:
Citaat:

Synchrone gebeurtenissen (posedge, negedge) worden ondersteund, asynchroon worden niet ondersteund.
 
HI FVM

U hebt verzonden de handmatige koppeling van synopsys.Is de verilog taal handleiding verschilt van dat?Ik vind synopsys DC handleiding verschillend is van de hand waarvan de link die u hebt opgegeven.Do u denkt dat een geheel moet lezen dat document dat u hebt verzonden naar werk in digitale ontwerp?

 
Helaas weet ik niet de Synopsys DC handleiding.Ten aanzien van de HDL-compiler handboek, dat
is identiek gedeeltelijk op de documenten bedoeld Xilinx XST, voor zover ik
heb gezien, ik denk dat het echt leerzaam.Daarom
is het gebruikt voor bijvoorbeeld Stanford klassen, denk ik.Normaal gesproken zou je raadplegen specifieke hoofdstukken in plaats van het lezen in het totaal.

Het was nuttig om me in het begrip van sommige Verilog concepten, zoals ik
ben meestal met behulp van VHDL voor FPGA ontwerp, maar Verilog klant alleen op verzoek of met de bestaande IP.Een ander belangrijk document is het Verilog IEEE-specificatie,
maar bevat ook enkele synthese desbetreffende taal elementen die zijn weggelaten in de Synopsys handleiding, zo herinner ik me goed.Maar het is niet de bedoeling om te vertellen wat er synthesisable in hardware,
de oorzaak is die Verilog-code voor simulatie ook.

 
HI FVM

Do u hebben voor VLSI-ingenieurs in uw bedrijf nu?Hoeveel jaar ervaring bent u op zoek naar?

 
Persoonlijk
ben ik werkzaam als adviseur zonder werknemers, dus ik heb geen eisen.Succes!

 
Hi FVM

Heeft uw bedrijf een requiremnet?Toegevoegd na 1 uur en 30 minuten:wat is het bedrijf u het werk in?

 
Hi FVM

Heeft u van mening dat het schrijven van een RTL moet eerst weten wat de synthesizable constructies zijn?

Indien niet het geval is, moet een ontwerper begrijp uit intution de synthesizability van de code die hij schrijft?

 
Citaat:

Heeft u van mening dat het schrijven van een RTL moet eerst weten wat de synthesizable constructies zijn?
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top