Hoi, ik wil weten hoe het schrijven van goede testbench, dank u!

K

kelvin_bao

Guest
kunt u enkele goede boek aan mij of sommige verilog model, thank you again!

 
probeer het HDL-chip ontwerp boek ..het
is hier beschikbaar voor download

 
kelvin_bao schreef:

kunt u enkele goede boek aan mij of sommige verilog model, thank you again!
 
Ik heb ook een twijfel dat het aantal punten hebben we nodig voor het downloaden van minimaal een boek ...

 
Het testen van aanpak moet duidelijk zijn voor het maken van een chip.

Het is altijd beter te gaan voor GOUD model gebaseerde controle aanpak.Verdeel testbank in drie delen.Uw testen gedaan kan worden met deze aanpak van de TU Delft (uw ontwerp), testbench, goud-model (voor het genereren van de referentie-signalen die zijn uw eisen) en bewering monitor (te vergelijken met de TU Delft o / p en goud model uitgang naar uw stimulans van de test-bench).Deze aanpak is veel beter voor complete verifivcation van uw ontwerp.Happy testen

 
wanneer u inlogt,
kunt u vinden hoeveel punten je hebt.
Ter vergroting van de punten, net iets bijdragen, post, antwoord.
dan heb je genoeg punten om te downloaden van de boeken

 
wanneer u inlogt,
kunt u vinden hoeveel punten je hebt.
Ter vergroting van de punten, net iets bijdragen, post, antwoord.
dan heb je genoeg punten om te downloaden van de boekenmaar de pionts is zeer weinig

 
In mijn praktijk, een goede testbench moet een tranmitter van stimulus en respons naar / van de TU Delft.De generatie van de stimulus en de bewering van de respons zijn gedaan uit de testbench zelf.De methode behaalt herbruikbaarheid, flexibiliteit.

 
Zou u gebruik maken van een controle taal, zoals
e, open ver, of systemverilog.

 
Hoi, ik vind het echt afhangen van het apparaat dat u model.I werken met een actieve
hdl en het genereren van de testbench automatisch en schrijf je alleen de stimulans.
Een boek voor VHDL:
VHDL / vanaf Navabi
dat boek heeft een aantal goede voorbeelden voor het modelleren en testbench.
en voor verilog:
VERILOG / ook uit Navabi.

 
Hi kelvin_bao:

Ik denk dat je moet begrijpen het ontwerp dat u wilt testen wel, indien

u wilt schrijven testbench testen.Geen kwestie die verificcation

taal (verilog / VHDL / vera / e) u gebruikt, eerst van de eerste is dat je weet dat de

ontwerp goed.

 
Schrijven testbench-functionele verificatie xx
is een zeer aanbevolen boek.U vindt in
ebook uploaden forum.

 
schriftelijk testbench is goed boek, maar alleen met scan-versie op edabroad.

 
schriftelijk testbench is goed boek, maar alleen met scan-versie op edabroad.

 
U vindt een goed uitgangspunt voor de volgende
website:

http://www.deeps.org/verilog/veritut.html

 
Zijn er nog andere links voor het boek schrijven testbench ...

Is een weet dat de link voor het op MCU ...

Bedankt,
afnam.

 
Het boek van Janick Bergeron is zeer goed.Afgezien van dat, hier is een klein document dat kunt u aan de slag, maar dit is geen alternatief voor het boek.

h ** p: / / direct.xilinx.com/bvdocs/appnotes/xapp199.pdf

Hope this helps,
Beowulf

 
Ook hebt u onder de knie te krijgen sommige testbench taal Vera, E-, systeem-Verilog enz.
Zie het boek schrijven testbench.

 
Waarom niet gebruik SystemC schrijven testbench?
Ik denk dat de voorstelling is de hoogste prioriteit in grote design.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top