Hoe te implementeren Divider in Xilinx FPGA (NOT CLOCK Divider)

[Ukyo]

Thanks in advanced!

Ik moet doseertoestel voor mijn proefschrift job!
Details vast punt,
Dividend = 32 bits
Deler = 16 bits
Quotiënt <= 30 bits
Herinnering = 16bit

Frequentie minimum = 70 MHZ
RTL codevoorbeeld
Xilinx FPGA VII 6000 -4
Nogmaals bedankt[/ img]

 

[brmadhukar]

Hoi er zijn veel methoden om dit te doen.U kunt een cody en waites boeken voor.Er zijn veel IEEE papieren op dit punt.Zoeken op Google naar "divisie algoritmen vast punt"
BRM

 

[braaksel]

Ukyo schreef:

Thanks in advanced!

Frequentie minimum = 70 MHZ

RTL codevoorbeeld

Xilinx FPGA VII 6000 -4

Nogmaals bedankt[/ img]