Hoe over het doen van sta voor FPGA met behulp van PT?

[richardhuang]

Onlangs i do STA voor FPGA ontwerp met behulp van PT.Ons ontwerp is om een MCU implementeren in FPGA, die prototype simulatie voor soc.Ik ben de eerste tijd om dit werk te doen, maar ik vond PT is niet het beste instrument voor FPGA.Ik zal de lijst de reden onder
1.Toen ik het een sdf-bestand in pt shell controleren, vond ik een veel ontbreekt in timing vertraging information.especially er is geen timing boog voor chipscope ip kern
2.Ik voegde de beperkingen in poort netlist niveau, zodat het erg moeilijk is om te zorgen dat de juiste objecten die u wilt beperkingen bevestigen.Ik weet niet of ik de beperkingen in poort netlist niveau moeten toevoegen?Maar als ik voeg de beperkingen in ISE, is het zeer moeilijk te lopen.

Dus, neem dan praten over uw standpunt als u niet gerelateerd werk? Dank

 

[yln2k2]

Hoi,

PT is een industrie standaard teken-off tool.

1) Kunt u elobarate meer op welk formaat u gebruikt voor het PT?Spef?
zo ja als je een IP moet je timing bogen hebben voor hetzelfde ip?

als je geen PT kan geen ding ....alsof je analoge module of je een timing model opgeven voor hetzelfde zodat PT ziet interface timings ....Thanks & Regards
yln