Hoe gebruik Environment Variable in VHDL testbench

[omara007]

Hi folks

Ik probeer een testvector lezen van mijn VHDL testbench een simulatie met behulp van NC op Linux draaien.Ik wil wijzen op de testvector bestand met behulp van een omgevingsvariabele aan mijn testbench draagbaar te maken, maar telkens als ik probeer te compileren met behulp van dat testbench NC, krijg ik een foutmelding dat het milieu variabele niet wordt herkend.Aangezien deze omgevingsvariabele werkt bestand overal ..ja, hoe dit probleem op te lossen om te kunnen omgevingsvariabelen te gebruiken binnen VHDL testbenches op Linux?Groeten

 

[Gliss]

Misschien kun je draaien NC-VHDL van binnen uit een script en gebruik een variabele die manier.
Last edited by gliss op 28 juni 2006 23:00, edited in totaal 1 keer

 

[omara007]

Ik effectief liep de NC van scripts ..maar ik heb een testbench geschreven in VHDL, en ik wil de omgevingsvariabele gebruiken binnen de VHDL en ...te wijzen op de locatie van de testvectro ..Dit was succesvol wanneer er gebruik ModelSim onder windows ..maar met NC, kan het niet erkennen de omgevingsvariabelen in de VHDL ..het kan alleen herkennen de omgevingsvariabelen in de scripts ..

een voorstel voor een oplossing?

 

[omara007]

Iedereen die iets gevonden over dit probleem?..Ik wacht

 

[sree205]

Ik ben een verilog gebruiker, dus ik gebruik "opnemen in mijn codes.

wat moet gebeuren is, vanaf de plaats waar de testbench is, wordt de plaats van de testcase genoemd, dat wil zeggen

veronderstelling, testcases worden onder "/ simulatie / testcase" directory, en testbench is in "simulatie / testbench" directory, de weg naar testcase oproep van testbench is,

"include" .. / testcase / test_name.v "

Ik ben niet zeker of een soortgelijk iets mogelijk is in VHDL.vindt uit en u laten weten.

 

[omara007]

Ik probeerde te definiëren mijn variabele in de hdl.var maar nog steeds als ik een beroep simvision kan het niet herkennen dezelfde variabele ..hoewel de hdl.var goed wordt gelezen en bij het oplossen van de hdl.var zij zegt dat het herkent de variabele.

moet ik toevoegen de variabele in een script specifiek ncsim?..en hoe?

 

[aji_vlsi]

omara007 wrote:

Ik effectief liep de NC van scripts ..
maar ik heb een testbench geschreven in VHDL, en ik wil de omgevingsvariabele gebruiken binnen de VHDL en ...
te wijzen op de locatie van de testvectro ..
Dit was succesvol wanneer er gebruik ModelSim onder windows ..
maar met NC, kan het niet erkennen de omgevingsvariabelen in de VHDL ..
het kan alleen herkennen de omgevingsvariabelen in de scripts ..een voorstel voor een oplossing?

 

[omara007]

Ik moet iets doen als dit is de testbench VHDL bestand:

#######################################

file_open (invoer_bestand, "$ STIM / testvector.txt", read_mode);

#######################################

waar invoer_bestand is verklaard in de lezing van het proces als volgt:
bestand invoer_bestand: tekst;

en $ STIM is een omgeving variabele = pad naar de directory waarin ik mijn testvector.txt bestand.
Iedereen kan zetten het testvector bestand ergens hij wil, en net de omgevingsvariabele veranderen aan zijn nieuwe pad.Alle environement variabelen worden in een apart bestand geleverd met de project directory en is nodig om te worden gekapt in het geval iemand loopt de simulatie.

PS Wat ik wil doen is inderdaad succesvol onder ModelSim Windows ..Nu is mijn simulator is NC draait onder RHEL 4.Ik weet niet hoe dit te doen onder de nieuwe ontwikkelomgeving.

Ik hoop dat ik duidelijk gemaakt ..

Wachten voor uw bijdragen

 

[aji_vlsi]

Hoi,
Uw eis / intentie is echter duidelijk gezien het feit dat je zelf hebt gezien dat de weg naar het is niet compatibel voor gereedschap benadering / platforms, wat dacht je van een lichte verandering in de manier waarop je bereikt hetzelfde?

1.U hebt $ STIM die gebruiker zal instellen voordat sim.
2.Je gebruikt dat binnen VHDL als van vandaag.

Wat ik voorstel is:

1.U gewoon gebruik maken van lokale pad naar het bestand, zonder $ STIM binnen uw VHDL-code.

2.Vraag gebruiker het opzetten van de $ STIM / testvector.txt link naar lokaal bestand voordat je sim.(Dat doet hij toch in de vorige zo goed, zie stap # 1 hierboven).

Ik ben niet zeker als je verliest alle flexibiliteit als je het de nieuwe manier, zie ik niet een.

Ajeetha, CVC
www.noveldv.com
Nieuw boek: een pragmatische benadering van VMM aanneming 2006 ISBN 0-9705394-9-5
http://www.systemverilog.us/