Gate niveau v / s Timing Simulatie

[wortel]

Hoi,

Wat is de differnce tussen Gate niveau Simulatie & Timing Simulatie?Wat zijn de stappen die moeten worden gevolgd tijdens Timing Simulation.

 

[rsrinivas]

wanneer u de synthese te geven beperkingen zoals CLK onzekerheid, load, setup-tijd, enz.
deze waarden zullen niet worden ingebed in de netlist wat u hebben gekregen.
wanneer u dit simuleren netlist het zal je Gate niveau Simulatie
U kunt schrijven de timing bestand van ur synthese tool die de vertraging waarden (in min typ max) omvat. wanneer u met dit bestand (sdf - standaard vertraging formaat) en simuleren ur netlist die zullen worden ur timing simulatie, terug annotatie.

 

[wortel]

Geef wat goede links voor het onderwerp als u know.

 

[research235]

hello Wortel,

Alle materiaal met betrekking tot ASIC-ontwerp flow gedetailleerde uitleg over deze, als een voorbeeld kunt u kijken naar Advacned ASIC-ontwerp stroom door Himanshu Batnagar.Het boek behandelt echter slechts Synopsys hulpmiddel, maar nog steeds helpt bij beter begrip ..

Suresh

 

[satyakumar]

Hoi,
Het onderstaande is ebook die beschrijft in detail over de timing in digitale schakelingen, en ontwerpen gebaseerd op geoptimaliseerde vertraging.Hoop dit geeft een gedetailleerde beschrijving hoe de timing is onderdeel van de digitale ontwerp.
Sorry, maar je moet inloggen om deze gehechtheid

 

[zengbo]

Perfect!
Thanks very much!
Ik heb het nodig.

 

[megastar007]

hoi

mij dont zijn genoeg punten om te downloaden.Wat moet ik doen?

 

[xstal]

U houdt terbeschikkingstelling relevante onderwerpen en antwoorden.voor elk antwoord krijg je een aantal punten.