codering probleem pls help me ...

[appu1985]

Kan een lichaam laat me weten waarom .. mijn code niet wordt uitgevoerd in Xilinx ISE Simulator .. Haar net asimple code nog niet actief ...module pelement (II, XI, pi, psi, clk, M1, M2, io, xo, po, psj);
/ / Parameters leren Beoordelen van het neurale netwerk
parameter lrate = 0,01;
/ / Input havens van de verwerking element
input [5:0] II; / / Inhoud van de pixel input voor de verwerking element
input [7:0] XI; / / Pixel waarde input voor de verwerking element
input [3:0] pi / / Index van het aantal personen wier beeld wordt input
input [7:0] psi / / Partiële Som Input van de vorige verwerking element
input clk;
input m1 / / Selecteer Signaal voor de besluitvorming over de wijze van exploitatie of opleiding of erkenning
input m2 / / Selecteer Signaal voor de beslissing die in de Training-modus als we voor de berekening van de output of bijwerken van de gewichten
/ / Output-poorten van de verwerking element
output [5:0] io / / Output de index van de pixel
output [7:0] xo / / output van de pixel waarde
output [3:0] po / / uitgang van de persoon index
output [7:0] psj; / / Output het geactualiseerde Gedeeltelijke som berekend in dit Processing element
/ / Register Definitie
reg [7:0] ODV;
reg [7:0] y [9:0];
reg [7:0] yrecog;
reg [7:0] W [4095: 0];
reg [7:0] PSW;
reg [7:0] g;
reg [7:0] w1;
reg [7:0] psj;
reg [7:0] yrec;
reg [7:0] regr;
/ / Wires
wire [7:0] t;
wire [15:0] d;
wire [15:0] out;
wire [15:0] temp;
wire [15:0] y2;
wire [31:0] temp1;
altijd @ (M1 of M2)
beginnen: ABC1
if (m1! = 0) beginnen
if (m2! = 0) beginnen
mult m1 (xi, w [ii], t);
voeg A1 (t, psi, psj);
if (ii> = 4095) beginnen
/ / altijd @ (clk)
toewijzen y [pi] = psj;
eindigen
eindigen
toewijzen io = II;
toewijzen xo = XI;
toewijzen po = pi;
eindigen
if (m1! = 0) beginnen
if (m2) beginnen
mult m2 (lrate, y [pi], d);
mult m3 (d, XI, uit);
voeg a2 (uit, w [ii], temp);
mult m4 (y [pi], y [pi], y2);
mult M5 (y2, w [ii], temp1);
voeg A3 (temp1, PSW, g);
toewijzen PSW = g;
aftrekken s1 (temp, temp1, w1);
toewijzen w [ii] = w1;
altijd @ (clk)
beginnen
toewijzen io = II;
toewijzen xo = XI;
toewijzen po = pi;
toewijzen psj = PSW;
eindigen
eindigen
eindigen
if (m1 == 1'b0) beginnen
mult M6 (x [ii], w [ii], regr);
if (ii> = 4095) beginnen
toewijzen yrecog = yrec;
eindigen
anders
beginnen
voeg a4 (yrec, regr, tempre);
toewijzen yrec = tempre;
eindigen
eindigen
eindigen
endmodule

 

[lordsathish]

hey heb je controleren van de verenigbaarheid van de versie van verilog dat u gebruikt en die van Xilinx ISE ondersteunt ...Ik denk dat het wellicht geen ondersteuning voor de twee dimensionale reg dat u gebruik ...

 

[appu1985]

Hey ik gebruik Xilinx ISE 9.1 zijn de nieuwste versie en ik hoop het ondersteunt all.How kan ik pas een echte waarde van 0,01 in het vermenigvuldigen module ....

 

[lordsathish]

denk dan moet u problemen met uw andere modules ...heeft u uw code synthese ....?indien mogelijk, proberen zij een synthese module door module ....

 

[appu1985]

Ik heb proberen door module door module ook en gaf het probleem in de module alleen pelement rest allemaal nogal simpele anddid synthetiseren goed ..annuleerteken u pls check ze en vind de fouten.