belast pomp PLL post simulatie

[asdfjkl99]

Ik ontwierp een CPPLL met de SMIC 018um de Ouput daarvan is 480MHz.Ik gebruikte de ring oscillator voor de VCO.Wanneer heeft het post-layout simulatie van de VCO, Ik vond het resultaat daarvan is heel anders met het resultaat van de pre-layout simulatie.zoals wanneer de inbreng van de VCO is 1.3v, de output frequentie 300m in post-sim terwijl 500M in pre-sim.Is dit goed?

 

[botervis]

Als u geen estiamte / voeg de paracitical RC tijdens pre-layout simulatie,
Natuurlijk zult u got hogere frequentie dan de post-simulatie.

 

[asdfjkl99]

Dank u voor uw antwoord.Maar het verschil is te groot.de vertragingstijd per vertraging cel van de VCO is gewijzigd van 2ns tot 3.3ns.

 

[armixic]

meestal de Ring VCO tuning gewin is zeer hoog, wat betekent dat hij gevoelig is voor alle varianten langs de controle lijn en GMcell gm veranderen.Ook de lay-out parasitaire zeker kunnen veroorzaken 20% VCO centrum frequentie veranderen.

 

[asdfjkl99]

dank u voor uw hulp.Maar ik vond het Kvco ook veranderd van 740 naar 330, waardoor de controle spanning van de VCO wijzigen van een perceel.moet ik de Kvco groter?Bedankt.

 

[kittykat4]

dit is een interessante discussie ..Bedankt voor het delen van

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Lachten" border="0" />
simulatie verzekering vie

 

[strennor]

hoi,

je vertraging per cel is 2ns?u wilt 500MHz?kunt u uw schema hier?