AC analyse van een opamp

[sykab]

Hoi!

Ik probeer te ontwerpen, in Cadence, een single-ended CMOS AMPOP en ik moet een ac analyse te maken.Eigenlijk, ik ben met dit schema als een testbank s.Is dat zo?

for my analysis:?:

Het probleem is echter dat ik niet weet wat voor soort vin moet ik opgeven
voor mijn analyse:?<img src="http://images.elektroda.net/96_1209250424.jpg" border="0" alt="AC analysis of an OPAMP" title="AC analyse van een opamp"/>Bovendien zou ik willen vragen of iemand me kan geven of advies me een soort van informatie / boek over eenvoudige single-ended CMOS AMPOP 0,35 lm.

Bedankt!

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />

[/ b]

 

[yezeg]

De ingang is de nonreverse terminal. De R1 moet verwijderen.

 

[yschuang]

In Cadence kunt u stb analyse te doen AC simulatie.

 

[sykab]

yezeg wrote:

De ingang is de nonreverse terminal. De R1 moet verwijderen.

 

[pakitos]

wat voor soort bronnen hebt u?
bent u verward lichaamsgewicht vsin en vac?
Het hangt ervan af wat voor soort test die u wilt doen.

 

[sykab]

pakitos wrote:

wat voor soort bronnen hebt u?

bent u verward lichaamsgewicht vsin en vac?

Het hangt ervan af wat voor soort test die u wilt doen.

 

[yschuang]

Bent u proberen om een lus te krijgen plot als bode plot?Als dat is wat je wilt, dient u een AC-testsignaal of "iprobe" in de feedback loop.Zie de volgende link.ftopic223125.html

Wat R1, is er geen probleem als geen simulatie dc pad van uw omkeren van knooppunt naar gnd als u verwijderen R1.Voor meer details, is het waarschijnlijk nuttig om te bezoeken
http://www.analog.com/UploadedFiles/Application_Notes/1023068910AN_937.pdf

 

[sykab]

yschuang wrote:

Bent u proberen om een lus te krijgen plot als bode plot?
Als dat is wat je wilt, dient u een AC-testsignaal of "iprobe" in de feedback loop.
Zie de volgende link.
ftopic223125.htmlWat R1, is er geen probleem als geen simulatie dc pad van uw omkeren van knooppunt naar gnd als u verwijderen R1.
Voor meer details, is het waarschijnlijk nuttig om te bezoeken

http://www.analog.com/UploadedFiles/Application_Notes/1023068910AN_937.pdf

 

[yschuang]

De volgende link is goed voor het begrijpen lus krijgen simulatie.
http://www.kenkundert.com/docs/cd2001-01.pdf

 

[ashish_chauhan]

Als je probeert te doen een AC-analyse, dan I dont begrijp de noodzaak van een conditio sine bron.Geef een DC spanning wat waar in het midden van ICMR en op dat AC spanning van 1V.Ik bedoel de VIN moet worden als volgt gedefinieerd: vinp vin gnd 1,2 ac 1v.

hier 1.2 is de dc spanning en 1v is de omvang van de AC-signaal.

u dont noodzaak om de frequentie van het signaal geven ...zijn werk simulator te vegen de freq en plot de winst en fase.

Ik cadans omgeving kunt u direct gebruik maken van de Y-element.geen noodzaak om de AC signaal geven zelfs.

 

[sykab]

ashish_chauhan wrote:

Als je probeert te doen een AC-analyse, dan I dont begrijp de noodzaak van een conditio sine bron.
Geef een DC spanning wat waar in het midden van ICMR en op dat AC spanning van 1V.
Ik bedoel de VIN moet worden als volgt gedefinieerd: vinp vin gnd 1,2 ac 1v.hier 1.2 is de dc spanning en 1v is de omvang van de AC-signaal.u dont noodzaak om de frequentie van het signaal geven ...
zijn werk simulator te vegen de freq en plot de winst en fase.Ik cadans omgeving kunt u direct gebruik maken van de Y-element.
geen noodzaak om de AC signaal geven zelfs.

 

[ashish_chauhan]

Hoi,

Y element is gewoon een andere vorm van iprobe ...brengt of meer gewoon zijn iets dat Trie Middlebrook de methode van terugkoppeling analyse uit te voeren, zonder zich over het punt waarop de lus te breken.Als je niet hoeft Y element met ur suite ga dan voor iprobe, en als zelfs thats niet beschikbaar zijn dan te verwijzen naar de ken kundurts papier metioned eerder in deze draad.

 

[dravi99]

Hoi,

Je moet het toepassen van een common mode signaal zeggen 1.2V (DC) om de differentiële paar.het zal ook nog Vin en Vin-ac-ingangen.Deze common mode signaal nodig is om de diff-station.pair en stel de spanning Vx, waar de staart huidige bron is aangesloten, Typisch NMOS.Bias voor deze NMOS zal worden berekend met behulp van de eenvoudige vergelijking van de verzadiging van de transistor Vgs - Ve <Vds.

Dus de Common mode stadium sets uw spanning Vx, zodanig dat de huidige gelijkelijk wordt verdeeld in beide takken van de diff paar.

Hoop dat dit helpt.

 

[tia_design]

Probeer boek Jacob Baker's, eerste editie.Ook uw installatie is eenheid krijgen ingesteld.Probeer deze manier, output is fedback door een grote weerstand, zoals 100M om de negatieve input, dan sluit u een 10uF dop om de negatieve ingang.