Aanbeveling stroom van ASIC-synthese en P & O, alstublieft

G

gaom9

Guest
Hoi,
Kan iemand een goede doorstroming van ASIC-synthese en P & O, alsjeblieft?
We zullen beginnen met een project van CPU-synthese en P & R.Het is een zeer groot project, en we weten niet veel over welke tools doorstroming is beter.In P & O afdeling, wij gaan op het gebruik van de SOC tegenkomen, maar de synthese afdeling, kunnen wij niet beslissen, DC, PC of PKS, en de belangrijkste vraag is de plattegrond bij de synthese, hoe dat te doen?Naast deze, welke instrumenten moeten wij zorgen over?

Bedankt!
Met vriendelijke groet!

 
Je vriend,

Just check-in "www.asic-dft.com" homepage.vindt u de stroom.U kunt klikken op "Physical Design Flow" tab in de stroom te weten de stroom van fysieke ontwerp.

Naar mijn weten voor synthese DC is de beste tool.

Groeten,
Sunil Budumuru

 
Hoi, sunilbudumuru
Dank u voor uw antwoord.
De webpagina is heel nuttig, maar ik heb een vraag over de plattegrond.Als ik gebruik maken van de DC tot synthese, moet ik nodig anyother instellingen doen de plattegrond bijvoorbeeld: JupiterXT, hoe zullen ze samen?Wat is de gedetailleerde doorstroming van het?

Bedankt!
Met vriendelijke groet.

 
Je vriend,

Zien,
1.u synthetiseren ur ontwerp (RTL) (laten we zeggen) in een van de synthese tool zoals "Design compiler".Je krijgt de netlist.

2.Zodra de FE stroom gebeurt, u moet de fysische beschrijving van je ontwerp goed.Ik bedoel als ur netlist wordt met een of meer macro's en alle ...
U moet voor deze macro's en cellen in de juiste locaties.
Gewoon om u te begrijpen, als u hebben om tv, sofa, stoelen in een lege zaal, eerste zal je plan hoe n waar om die dingen in die zaal, zodat de hal ziet er goed uit en heeft voldoende ruimte voor wandelen en ook het gemak de toegang tot alle benodigde materiaal naar een andere.

Ook in de netlist u PADS, macro CELLEN enz. Dus eerst moet je van plan de locatie van PADS Macro's etc dat optimaal gebruik maakt van de ruimte van uw chip AREA.
Hier ur nancieringstransactie de fysieke representatie van uw chip.
Zodra u klaar bent met de plattegrond om deze dingen in de desbetreffende plaatsen die niets maar plaatsing.
(Ik
heb bewaard van de dingen veel eenvoudige taal te maken u begrijpen).

Enigerlei wijze, eerste wat u moet er zeker in elk stadium, wat zijn de invoerbestanden en wat zijn de OUTPUT bestanden.Denk dat deze manier gaan werken en u zal kwam om te weten op een rijtje.

Succes.

Sunil Budumuru

 
Hoi, Sunil Budumuru
Dank u voor uw geweldige antwoord.Ik heb begrepen het belang van de plattegrond.
Maar ik wil weten welke tool kan dit doen?Kan SOC ontmoeting af te maken?Ik weet JupiterXT van Synopsys kan dat doen, maar ik weet niet hoe hij werkt samen met SOC ontmoeting (wij besloten gebruik te maken van SOC ontmoeting in P & R).
Kunt u mij meer informatie, alstublieft?

Bedankt!
Met vriendelijke groet!

 
ya gelukkig je kunt doen Plattegrond, plaatsing en routering behulp SOC Encounter.SOC Encounter is het beste suites aan ur eis.

Echter, u kunt zien dat de input-bestanden nodig om te beginnen met P & O op de volgende pagina.

http://www.asic-dft.com/PDG.html

sante

Sunil Budumuru

 
Hoi, sunilbudumuru
Ik heb de stap van de plattegrond met behulp SOC tegenkomen.En hier is een video van "Automatisch Plattegrond Synthese in de Cadence Encounter Digitale uitvoeringssysteem"
http://www.viddler.com/explore/RobertDwyer/videos/17/

Maar ik heb nog steeds een vraag over de plattegrond.Zoals iemand vertelde me dat JupiterXT van synopsys kan feedback enkele plaatsing imformation naar DC om een betere synthese, kan SOC ontmoeting dat doen?Hoe dat te doen?Of is het nodig om dat te doen wanneer het digitale systeem is erg groot?Bedankt!
Met vriendelijke groet!

 
Hay bedankt voor de zeer informatieve video ...en ..

DC n JupiterXT beide Synopsys tools ja, kan er een betere interregionale portabiliteit tussen de twee.geen twijfel over te nemen.en kan een betere optimalisatie.

Maar tegelijkertijd kun je doen "in plaats optimalisatie" met behulp van de DC op netlist die afkomstig zijn uit SOCE.In het algemeen, als je ontwerp is groot en timing kritische u hoeft te doen die oefeningen.Als u om uw timing en gebied doelstellingen in de eerste iteratie zelf in SOCE, is er geen noodzaak om de netlist gevoed uit SOCE naar DC opnieuw.

Echter, u kunt uw P & R met SOCE en Synthese met DC en timing analysi met PT.meestal you dont enkele compatibiliteitsproblemen met de bestanden in de stroom met deze tools.

We hebben afgeplakte de timing kritische projecten met de bovengenoemde stroom zonder enige problemen.

-Sunil Budumuru.

 
sunilbudumuru schreef:Maar tegelijkertijd kun je doen "in plaats optimalisatie" met behulp van de DC op netlist die afkomstig zijn uit SOCE.
In het algemeen, als je ontwerp is groot en timing kritische u hoeft te doen die oefeningen.
Als u om uw timing en gebied doelstellingen in de eerste iteratie zelf in SOCE, is er geen noodzaak om de netlist gevoed uit SOCE naar DC opnieuw.-Sunil Budumuru.
 
Hey vriend,sorry for late reply. thats correct u moet lezen "*. Spef" bestand dat wordt gegenereerd in SOCE en uitvoeren "compileer-in_place" om in plaats optimalisatie in DC.

En, u zei, DEF-bestand zal worden gebruikt voor in-place optimalisatie in DC.Ik ben niet zeker dat we hebben om te lezen DEF-bestand ook op CD voor inplace OPTIM.Ik heb niet gebruikt DFF bestand voor in de plaats optimalisatie voor mijn ontwerp.plaats
die ik heb gebruikt Spef bestand.

Ik wist, DEF bestand slaat de scan keten informatie en gebruikt voor ATPG proces ....///// Gewoon negeren als ur niet praten abour keten herschikking ///////
Ik denk ur talking about "scan keten herschikking" waar we gebruik van het DEF-bestand.In dit geval
SOCE zal de DEF file gegenereerd uit DFTC en het zal opnieuw teneinde de scan ketens zoals de input beperkingen voor het optimaliseren van de tijd en ruimte ..

www.asic-dft.com

 
Hoi, sunilbudumuru.

Het maakt niet uit, gewoon een lange vakantie gelukkig.Dank u voor uw antwoord.

Verwijzing naar uw antwoord en www.asic-dft.com, ik heb veel duidelijker aan mijn flow.

Scan keten herschikking is ook wat ik de zorg over en het importeren van het resultaat van DFT compiler SOCE is wat ik wil weten, hebben we het gehad over het vandaag nog, maar er is geen antwoord.

Met andere woorden, voordat ik het opnieuw ordenen Scan, Ik moet voor het laden van het bestand DEF output van DFTC?

Er zijn te veel hulpmiddelen in deze stromen te leren ...

Met vriendelijke groet!

 
geef je dit DEF-bestand naar SOCE n zal nabestelling de scan keten per uw instructies ...
n een ding is is het altijd goed om de kapitein in een van de instrumenten (ik bedoel in een gebied) in de stroom, en de kennis over de andere instrumenten en kennen hun gedrag is ook even belangrijk.

-Sunil Budumuru

 
Ik heb het, dank u zeer.
Ik denk dat dit onderwerp zal helpen veel mensen hier.

Met vriendelijke groet!

 
Gisteren Deepchip heeft goede article recente ASIC stroom tool.
http://www.deepchip.com/items/0481-01.html

Groeten
Aravind

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top