6-T SRAM simulatie helpen

[schaapskop]

Kan iemand me hoe voeren om het volgende te doen 6-T SRAM beetje cel analyse met Hspice:
1.Standby huidige op VDD;
2.Read en Schrijf Marge;
3.bit-lin lekkage

Ik heb geprobeerd voor de simulatie van de huidige stand op VDD.Ik BL, BL_ en WL op 0, en ook het gebruik van IC (Q) = 1.8v (I simuleren met 018u logica proces model kaart).Ik vind I (VDD) is zeer dicht bij nul, maar niet een constante.Soms is het nagative, en soms is het positief getal.Ik weet niet waarom.Ik
ben een beginer op SRAM en Hspice.Ik
weet niet zeker of dit de juiste manier is.

Bijgevoegde foto is de SRAM schema.
Bedankt voor je hulp.

 

[ptoo30]

meestal de lekstroom van MOSFET is 1E-15A \ afhankelijk van Ve schommel kanaal lengte en breedte.
Dus als u wilt simuleren 6T cel
U hebt te maken de montage van specerijgewassen parameter voor sub drempel gebied
if u kijken UCB formule sub drempel gebied is verschillend gedrag van satulation of niet-satulation gebied.
Als u wilt simuleren een 6T cel u de optie huidige toestand minder dan E-15A.
uit mijn ervaring de lekstroom van 6T cel is moeilijk te simulant.
zodat het huidige decennium is waargenomen.
maar als u een goede montage specerijgewassen paramter, u kunt cel array meer dan een thouthand cellen en u kunt met behulp van simulaties HSPICE voor kleine fout van caliculation.

 

[schaapskop]

Bedankt.
Kunt u ook de invoering van me iets over SRAM 'Static Noise Marge (snm)? Ik wil weten hoe te schrijven Hspice input bestand te berekenen SRAM's snm.

 

[vimalvlsi]

Kunt u achteraf Spice code?

Bedankt