zwak nul in verilog

[nand_gates]

Geef hier ur VHDL voorbeeld voor zwakke nul.Ik zal schrijven gelijkwaardig verilog voor!

 

[Vivek]

hoi
in VHDL zwak nul is een van de waarden die kunnen worden overgenomen door de std_logic data type.in verilog dergelijke gegevens type is er.hoe kunnen we dan model
zwak nul?

 

[nand_gates]

In VHDL voor zwakke 0 we hebben 'whoes H' equivalent in Verilog is tri0

 

[power-twq]

zwak nul zal worden gerealiseerd door een zwakke bestuurder,

bijvoorbeeld in TSMC libs, X4 sterkste bestuurder,

X1, X2, X3 matige bestuurder.

XL zwakste bestuurder.Vivek wrote:

hoi

in verilog?
Hoe kan ik rijden een zwak nul
in verilog?
In VHDL kan gemakkelijk worden gedaan met behulp van std_logic.
Ook zal worden hoe deze zwakke nul worden gerealiseerd in het echte circuit?

 

[AlexWan]

Hi, power-twq

Ik denk dat je misschien een fout maakt.De bibliotheek van de X1, X2, X3 ...zijn alleen voor rijden vermogen.

In elk proces lib, zijn er enkele pad voor zwakke uitgang, zoals pull-up pads en pull-down pads.

U kunt vragen die datasheet van TSMC of simc enz.

Succes

 

[Vivek]

hoiin verilog?

Hoe kan ik rijden een zwak nul
in verilog?In VHDL kan gemakkelijk worden gedaan met behulp van std_logic.Ook zal worden hoe deze zwakke nul worden gerealiseerd in het echte circuit?