zoek naar VHDL voeren kijken adder 64 bits

[al_extreme]

Kan sombody help me ik
ben op zoek naar de code van een carry kijken adder 64 bits in VHDL.Bedankt voor uw hulp

 

[Ace-X]

Ik denk dat 64-bits CLA adder is slecht idee als gevolg van de zeer gecompliceerde uitdrukkingen voor het genereren en propageren signalen.
Ik zou adviseren het gebruik van 8-bits CLA toevoegingen met extra groep propageren en het genereren van signalen als een bouwsteen voor 64-bit adder.

Hier is het voorbeeld van @ @ lter site:

LIBRARY IEEE;
GEBRUIK ieee.std_logic_1164.ALL;

ENTITY c_l_addr IS
PORT
(
x_in: IN STD_LOGIC_VECTOR (7 DOWNTO 0);
y_in: IN STD_LOGIC_VECTOR (7 DOWNTO 0);
carry_in: IN STD_LOGIC;
som: OUT STD_LOGIC_VECTOR (7 DOWNTO 0);
carry_out: OUT STD_LOGIC
);
EIND c_l_addr;

ARCHITECTUUR VAN gedragssturing c_l_addr IS

SIGNAL h_sum: STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL carry_generate: STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL carry_propagate: STD_LOGIC_VECTOR (7 DOWNTO 0);
SIGNAL carry_in_internal: STD_LOGIC_VECTOR (7 DOWNTO 1);

BEGIN
h_sum <= x_in XOR y_in;
carry_generate <= x_in EN y_in;
carry_propagate <= x_in OF y_in;
PROCESS (carry_generate, carry_propagate, carry_in_internal)
BEGIN
carry_in_internal (1) <= carry_generate (0) of (carry_propagate (0) EN carry_in);
Inst: voor i in 1 tot 6 LOOP
carry_in_internal (i 1) <= carry_generate (i) of (carry_propagate (I) en carry_in_internal (i));
END LOOP;
carry_out <= carry_generate (7) OF (carry_propagate (7) en carry_in_internal (7));
Proces beëindigen;

som (0) <= h_sum (0) XOR carry_in;
som (7 DOWNTO 1) <= h_sum (7 DOWNTO 1) XOR carry_in_internal (7 DOWNTO 1);
EIND gedragstherapie;Ace-X.