Zero Hold Time in XILINX

[purewish03]

Is de belofte van de Xilinx ckt werken bij Zero Hold Time?Als dat zo is, hoe ze verzekeren dat?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" />

 

[power-twq]

Zeo houden tijd is eenvoudig te ontmoeten, kunt u onmiddellijk uw gegevens lijn door sommige bedrag

tijd.

met vriendelijke groet
purewish03 wrote:

Is de belofte van de Xilinx ckt werken bij Zero Hold Time?
Als dat zo is, hoe ze verzekeren dat?
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Vraag" border="0" />

 

[bibo1978]

Er niet zoiets heet nul HoldTime in het echte leven, tot nu is het een fantasie.

 

[Santa]

bibo1978 wrote:

Er niet zoiets heet nul HoldTime in het echte leven, tot nu is het een fantasie.

 

[bibo1978]

Het feit dat u vertraging van het signaal naar HoldTime ontmoeten betekent niet een nul te houden tijd !!!!!!, een nul-hold tijd betekent dat er geen tijd te houden.
In feite heb ik een zodanig ontwerp hebben gedaan in een DDR-controller, vertraagde ik de Data flitser om gegevens vast te leggen.
Het is waar dat daar waar octrooien die een nul-hold schakelingen tijd beweerd, maar toen kwamen ze bij het echte leven is gewoon niet lukt, bijvoorbeeld de Philips 74F50XXX familie.
Als we een nul-hold time FF ons leven zal veel gemakkelijker.
een ander ding een gated-klok ontwerp is een slechte gewoonte, niet dit te doen, behalve wanneer er geen andere manier.

 

[Santa]

Net als het of niet, de tijd te houden zoals ze van buiten de Xilinx is nul.Het feit dat
intern de flip-flops vertonen een positief houden tijd is verborgen in de vertraging FF
zwarte doos.Wat gebeurt er met een andere circuits dan Xilinx FPGA is een ander verhaal.
Elke chip bouwer kan ervoor kiezen om de handel te houden tijd voor meer set-up tijd of niet.
Meestal, ontwerpers liever tijd nul te houden ten koste van grotere set-up tijd
voorkomen dat een gevreesde race condition tussen circuits met verschillende timing gedrag
versus (meestal) temp en VCC veranderingen.

Aan de andere onderwerp, als, door gated klok, bedoel je een klok uit
combinatorische logica, elke ontwerper leert dat feit al snel op eigen kosten.
In mijn geval, die dag heel erg ver in het verleden, lang voordat Xilinx bestond ...

 

[bibo1978]

Santa schreef:

Net als het of niet, de tijd te houden zoals ze van buiten de Xilinx is nul.
Het feit dat

intern de flip-flops vertonen een positief houden tijd is verborgen in de vertraging FF

zwarte doos.
Wat gebeurt er met een andere circuits dan Xilinx FPGA is een ander verhaal.

Elke chip bouwer kan ervoor kiezen om de handel te houden tijd voor meer set-up tijd of niet.

Meestal, ontwerpers liever tijd nul te houden ten koste van grotere set-up tijd

voorkomen dat een gevreesde race condition tussen circuits met verschillende timing gedrag

versus (meestal) temp en VCC veranderingen.Aan de andere onderwerp, als, door gated klok, bedoel je een klok uit

combinatorische logica, elke ontwerper leert dat feit al snel op eigen kosten.

In mijn geval, die dag heel erg ver in het verleden, lang voordat Xilinx bestond ...

 

[Santa]

Oeps!Sorry, ik wist niet dat je had blauw bloed.

<img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Pijnlijk" border="0" />Ik ben bang dat ik zal dan moeten stoppen oneens met je.

OK, Xilinx gelogen, hun FPGA's hebben genoeg van Hold tijd, ik weet het niet
het laatste stukje over het hek een klok, zou ik beter schrijven mijn herinneringen
meer vriendelijke jongens en ...Ik ben echt beschaamd Ik heb geprobeerd om u te helpen

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Triest" border="0" />

.

 

[bibo1978]

Santa Ok dank voor uw grote hulp, die ik zeker niet willen, maar defenetly ik zou willen ontmoeten u naast Jan, met je witte beer.
terug naar onze vraag
AS power_twq zei, u kunt interne HoldTime met behulp van interne vertraging "te ontmoeten en dit zal werken op elke technologie".maar er is veel andere manieren om dit te doen
U kunt ook gebruik maken van een DLL en IOBDelay element "of een buffer in ASIC" beschikbare "IOBDELAY is in alle high-end Xilinx FPGA's tot V4" of via de IDELAY element in V4, die dynamisch configureerbaar is in sommige gevallen,
Als u echter de afgifte van een zeer snelle data throughput "622 MHz LVDS bijvoorbeeld" in een niet-V4 FPGA u kan zelfs je eigen gegevens te heroveren met behulp van intern vertraagd versies van de input en een geschikte FSM "dit kan worden gedaan in de ASIC en FPGA ", kan deze techniek alleen gebruikt worden wanneer uw DLL jitter ontoereikend is om de klok snelheid of IOBDELAY" Xilinx "gewoon zal zeer groot zijn.