O
omara007
Guest
Hi Folks
Het is al bijna 2 uur nu, want ik begon mijn synthese proces!..Ik heb het gevoel alsof er een probleem is!..Ik verwachtte een run tijd rond de 20 tot 30
min. Max.Het
is gewoon synthese!..niet de volledige Bit Generation proces!
Ik heb een twijfel over een ding ..in mijn ontwerp, Ik heb een (VHDL) module bevat een grote combinatievormen proces (dwz niet kloksnelheid proces).Ik verwacht een deel van de code in dit proces moet worden uitgelegd als hang ..kan dit leiden tot een probleem met de FPGA-synthese?..in feite, als je kijkt naar het circuit zou moeten worden gegenereerd uit dit proces, vindt u het input / output geregistreerd door de blokken buiten het
is aangesloten.Voor dat, ik heb niet het een kloksnelheid proces, zoals ik
ben in nood voor elke verspild klok cyclus.
Please help verband.
Het is al bijna 2 uur nu, want ik begon mijn synthese proces!..Ik heb het gevoel alsof er een probleem is!..Ik verwachtte een run tijd rond de 20 tot 30
min. Max.Het
is gewoon synthese!..niet de volledige Bit Generation proces!
Ik heb een twijfel over een ding ..in mijn ontwerp, Ik heb een (VHDL) module bevat een grote combinatievormen proces (dwz niet kloksnelheid proces).Ik verwacht een deel van de code in dit proces moet worden uitgelegd als hang ..kan dit leiden tot een probleem met de FPGA-synthese?..in feite, als je kijkt naar het circuit zou moeten worden gegenereerd uit dit proces, vindt u het input / output geregistreerd door de blokken buiten het
is aangesloten.Voor dat, ik heb niet het een kloksnelheid proces, zoals ik
ben in nood voor elke verspild klok cyclus.
Please help verband.