Xilinx MIG2.0 DDR2 geheugen controller

[adamsogood]

Hoi,Ik gebruik Xilinx Virtex5 voor het bouwen van een DDR2 SODIMM geheugen controller.Het is goed werkt op 200MHz, terwijl de kalibratie van problemen op 300MHz.na zorgvuldig debuggen en simulatie, Ik denk dat Xilinx kalibratie algoritme niet goed werken voor grote wringt (ongeveer 900 ps tussen DQS en de bijbehorende DQs) op 300MHz.

Iedereen heeft weten Xilinx DDR2 kalibratie algoritme, kunt adviseren.Bedankt.

 

[softfan]

ja, U kunt een dergelijke vertraging voor de HHQ, de omvormer en vraag hen vormen geen optimalisatie synthesizer.Misschien zal dit helpen

 

[shawndaking]

heb je gebruikt de ucf pinout gegeven door de MIG of veranderd?

 

[adamsogood]

de vertraging op HHQ / DQS moet dynamisch worden geconfigureerd op de vlucht naar compensatie van de variaties op de spanning,
te verwerken, en temperatuur.

Ik deed wijzigen ucf bestand gegenereerd door mig2.0 te passen in mijn hardware boord.Ik ben van mening dat de wijzigingen juist zijn en goed werkt op 200MHz.

nu, ik vermoed dat de kalibratie-algoritme in stage1 kan niet omgaan met wanneer DQS gelijk aan de rand van DQ (zeldzaam geval, maar zou kunnen gebeuren in het echte leven).

 

[cj007]

Ik zal gebruik maken van de SODIMM DDR2 667.Dat
is geweldig om te horen van u over het probleem.Bent u erin geslaagd het probleem op te lossen?Bedankt.

 

[adamsogood]

Hoi,

Mijn probleem eindelijk opgelost.Nu, mijn DDR2 geheugen controller werkt op 300MHz en heeft een aantal rigoureuze geheugen testen.Er zijn twee rangen in mijn DDR2 SODIMM en een van hen is ongebruikt.Het probleem blijkt te zijn, dat ik vergat om de rang selecteren signaal hoog voor de ongebruikte rang.Dit zal resulteren in de bus stelling tussen twee geheugen rangen.huilen:

Een ander interessant punt is dat mijn Virtex5 is ingedeeld snelheid -1.Xilinx spec gezegd dat de maximale frequentie is 266 MHz.Ik ben gelukkig

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

: