Xilinx ISE 6.3 verilog simulatie probleem

[Big Boy]

Ik heb een probleem simuleren Post-Kaart Simulation Model met ISE 6.3.

Ik heb een verilog source code die bestaat uit 2 bestanden (een eenvoudige module en een testbank).

Mijn module bestand bevat een module met havens gedefinieerd als

module mux4_to_1 (out, I0, I1, I2, I3, S1, S0);

En uit de testbench bestand, instantiëren ik mux4_to_1 als

mux4_to_1 mymux (output, IN0, IN1, IN2, IN3, S1, S0);

De bronnen correct zijn, en lager niveau van simulaties goed werken.ISE het genereren van het juiste model bestanden (. V, ...) en de oproep van de simulator (ModelSim).Echter, wanneer ik kom te simuleren Post Kaart, ISE het genereren van de post kaart simulatie-model, en bel ModelSim, maar ModelSim klaagt over havens fouten.

Kijkend naar de gegenereerde bestanden, zie ik duidelijk het probleem.De havens zijn omgekeerd.

Hier zijn verklaringen module het gegenereerde modellen ':

Post-Vertaal:
module mux4_to_1 (
uit, I0, I1, I2, I3, S0, S1
)

Post-Map:
module mux4_to_1 (
S1, S0, I3, i2, I1, I0, uit
)

Hier zie je dat de havens lijst is ondersteboven.Aangezien de module instantievorming is door langs de haven lijst door orde, de poorten te krijgen miss-aangesloten.

Iedereen die dit probleem en weet wat ik kan doen (afgezien van de havens door vermelding van naam)?

 

[Big Boy]

Anyone?