Xilinx compensatie te beperken bidirection poort probleem!

[yx.yang]

In mijn ontwerp, is er een PCI-kern, de meeste van de haven van pci zijn birectional, dus ik gebruik compenseren om de input beperken / output vertraging als volgt:

# --- Voor input richting ----#

NET "TRDY_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "TRDY_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "STOP_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "PERR_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "par" OFFSET = 6,0 ns IN VOOR "PCLK";
NET "DEVSEL_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "IRDY_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "FRAME_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "AD <?>" OFFSET = 6,0 ns IN VOOR "PCLK";
NET "AD <??>" OFFSET = IN 6,0 ns voor" PCLK ";
NET "KBO <?>" OFFSET = 6,0 ns IN VOOR "PCLK";
NET "GNT_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "IDSEL" OFFSET = IN 6,0 ns voor "PCLK";# --- Voor de output richting ----#

NET "TRDY_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "STOP_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "PERR_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "par" OFFSET = OUT 6,0 ns NA "PCLK";
NET "DEVSEL_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "SERR_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "IRDY_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "FRAME_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "AD <?>" OFFSET = OUT 6,0 ns NA "PCLK";
NET "AD <??>" OFFSET = OUT 6.0 ns NA" PCLK ";
NET "KBO <?>" OFFSET = OUT 6,0 ns NA "PCLK";
NET "REQ_N" OFFSET = OUT 6,0 ns NA "PCLK";
NET "INTR_A" OFFSET = OUT 6,0 ns NA "PCLK";

Het ontwerp kan passeren vertalen fase, maar als kaart, zullen sommige van mijn ontwerp bezette veel schijfjes (zowel pci blok en blok heeft geen relatie met pci-functie), vervolgens het deel van het apparaat zal niet genoeg zijn.Maar als ik het niet stellen deze bedwingt, of gewoon set

# --- Voor input richting ----#

NET "TRDY_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "TRDY_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "STOP_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "PERR_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "par" OFFSET = 6,0 ns IN VOOR "PCLK";
NET "DEVSEL_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "IRDY_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "FRAME_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "AD <?>" OFFSET = 6,0 ns IN VOOR "PCLK";
NET "AD <??>" OFFSET = IN 6,0 ns voor" PCLK ";
NET "KBO <?>" OFFSET = 6,0 ns IN VOOR "PCLK";
NET "GNT_N" OFFSET = IN 6,0 ns voor "PCLK";
NET "IDSEL" OFFSET = IN 6,0 ns voor "PCLK";

Er zal geen probleem.

Ik wil weten hoe deze constrans kaart pcocess zal beïnvloeden, en hoe kan ik inperken zowel input / output richting van birection haven.

Thanks a lot.

 

[yx.yang]

Kan iemand mij een suggestie?