Wie

R

roger

Guest
Verilog2001
System Verilog
VHDL
Systeem C

wie zal de winnaar?
deel je idee met mij

<img src="images/smiles/icon_cool.gif" alt="Koel" border="0" />
 
Hoi

dit is een multi-voudig probleem1.Leveranciers SPECT
2.Extra aspect
3.Talen aspect1.Van de verkopers aspect de volgende theorie die u begeleidt

Jimjim2k stelling 1
Stelling: In het domein (V) van de leveranciers, zijn er ten minste drie leveranciers aan de volgende voorwaarden:
Verkoper V1 (een onderwerp SSS) is in grote klanten en de ontwikkeling team en markt
Verkoper v2 (in hetzelfde onderwerp SSS - nota van dat het is gespeld in kleine letters) is in belangrijke uitvindingen en ideeën te breken.
Verkoper V3 (een onderwerp sss er nota van dat het is gespeld in kleine letters) is in grote klanten en development team en de markt.V3 is in de race met V1.

Dan is de stabiele toestand van de concurrentie van de V1 en V2 in aanwezigheid van V3 is een van de volgende mogelijkheden.

Mogelijkheid 1: Winnaar is V1 = V1 U v2
Mogelijkheid 2: Winnaar is V3 = V3 U v2 resultaten in V3> V1
Mogelijkheid 3: Winnaar is GPL v2 = (puts het idee zo open kernen onder de GPL)

Noot 1: De porobability is verschilt van de mogelijkheden hier.

Monster voorbeeld:

V1: Synopsys
v2: Avanti
V3: Cadence
SSS: Simulation, Verification and EDA.
Mogelijkheid 1: V1 = V1 U v2
Resultaat in feite: Synopsys hebben nu HSPICE en NANOSIM beide samen.2.Extra aspect

Vanaf het Tools aspect ik denk dat de volgende stelling die u begeleidt

Jimjim2k stelling 2
Stelling: In de SSS Onder de volgende voorwaarden wordt voldaan:

T1-tool wordt gebruikt voor de taak T1 van aanpak A1
T2-tool wordt gebruikt voor de taak T1 van aanpak A2
T3 tool wordt gebruikt voor de taak T1 van aanpak A3
Gereedschapstas TS1 bestaat is voor cross-compilatie CS1 (OS1-OS2-OS3)
Gereedschapstas TS1 behandelt alle benaderingen van A1, A2 en A3.

De steady-state-tool voor onder SSS is Tools T als

T = TS1 U (T1, T2, T3)Voorbeeld:
T1: Verilog HDL in Linux
T2: VHDL HDL in Windows
T3: SystemVerilog in Solaris
TS1: Tcl / Tk

T = Modelsim

3.Talen aspect

Jimjim2k theorema 3
Stelling: Er zijn een eindige set voor talen als:

Taal L1 met functies FS1
Taal L2 met functies FS2
Taal L3 met functies FS3

FSI (i = 1, 2, 3) omvatten PLI of DPI (indien u bent bekend met VN-HDL aub zoeken voor jezelf)

Nu in de steady-state een virtuele taal VL resultaten is als volgt:

VL = U (FS1 (L1), FS2 (L2), FS3 (L3)

Voorbeeld:
L1: Verilog
L2: VHDL
L3: SystemVerilog

VL = U (Verilog, VHDL SystemVerilog)

Concrete voorbeelden:

Modelsim VL supprts alle Verilog, SystemVerilog, SystemC, ...
Metors AMS ondersteunt gemengde signaal modellering en simulatie
Met vriendelijke groet
Jimjim2k

 
Hi jimjim2k
Goed geantwoord, wil je meer over de nieuwe mogelijkheden.
Het leek dat de VHDL HDL ontbreken van de PLI & niet verbeteren.
Ben ik verkeerd?

<img src="images/smiles/icon_cool.gif" alt="Koel" border="0" />
 
Ik denk dat we moeten een aantal gemeenschappelijke taal en de omgeving die kan worden gebruikt vanaf ontwerpfase tot het niveau van de systemen validatie.dat wil zeggen, code het ontwerp in taal X, de ontwikkeling van de testomgeving in taal X-interface die het gebruik van reeds ontwikkelde test omgeving in taal X te gebruiken in systeemniveau validatie.Tot dan talen zoals SystemC, SystemVerilog etc zal komen en gaan

 
Het
is gezegd dat synopsys gaat verlaten SystemC
Is dat waar?

 
Ik denk systemverilog is het beste!
Het kan gebruikt worden als het ontwerp en de verificatie taal!

 
Roger schreef:

Het is gezegd dat synopsys gaat verlaten SystemC

Is dat waar?
 
i guess SystemC en soortgelijke C gebaseerd systeem ontwerp talen hebben een goede toekomst als EDA tools bedrijven werken op synthetiseren ze in Hardware ..
Nog ..Ik denk dat hun een andere richting kan worden ..dat is om de HDL als VHDL en Verilog naar de software zwembad ..waarom het niet kunnen schrijven een uitvoerbaar programma in VHDL?..Als dit gebeurt, zal het resulteren in een taal die zekeringen de barrière tussen SW en HW ..en partitionering besluit geen harde ..

Maar die werkt op deze stream!

 
Ik denk dat systeem verilog meer convicing, voor het niet alleen kunt gebruiken om het niveau van de systemen, maar ook kan worden gesynthetiseerd.
meest van al, het is goed voor testbench.

 
Ik heb gehoord dat er een soort van werk te maken VHDL een OOP taal ..niemand heeft enig idee over?

 
GHDL (op ghdl.free.fr) biedt veel beloven voor de bouw executables voor VHDL ontwerpen.

Het is gebouwd op GCC.

the_penetratorŠ

 
omara,

VHDL heeft al een aantal OOP functies als operator overloading en polymorfisme.

 
Ik bedoel niet OOP functies zo veel als ik bedoel compiler-wijs ..met andere woorden ..om een uitvoerbaar vooruit-of-time programma uit ur VHDL-code ..

 
Ik hou Verilog anyway.language is gewoon tool.The sleutel is het implementeren van uw logica door deze tool.

 
Vandaag, mensen praten over systeem-niveau verificatie,
Ik ben het niet helemaal begrijp de zin van het systeem niveau.
Dat
is niet het punt, vanuit mijn perspectief, de simulatie tijd
is het punt.
We hebben verilog of VHDL, dat kan perfect modelleren van het gedrag van
hardware, we hebben obj code, die
is precies de gecompileerde resultaat.
en de software omgeving zoals 8051, ARM zo volwassen.

Wat zullen we winnen door de zogenaamde "hardware & software met behulp van dezelfde taal of hetzelfde platform"?snelheid?nauwkeurigheid?Ik twijfel.

 
Het systeem niveau controle wordt uitgevoerd om na te gaan of de architectuur tegen de beoogde functionele en prestatie-eisen.
Er zijn enkele EDA-tools voor systeem-niveau verificatie, zoals Vera, SystemC, systeem verilog.Ik denk dat SystemC is het meest populaire nu.

 
Ik denk dat de taal die ook de analoge schakeling beschrijving, verificatie en synthese zal uiteindelijk winnen de race als er geen kans we verstoteling het analoge signaal van de wereld waarin wij leven, ongeacht hoe fancy onze digitale processoren we bouwen.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top