Wie weet Multi-Phase klok generatie met PLL / DLL?

A

Alles Gute

Guest
Multi-Phase klok generatie met behulp van PLL of DLL, zoals weergegeven in de figuur.
Hoe de uitvoering van de Delay Cell?Ik wil dat de vertraging cel differentiële worden voor een goede levering afwijzing.
Sorry, maar je moet inloggen om deze gehechtheid

 
Hoi,
U kunt gebruik maken van een eenvoudige differentiële koppelen PMOS triode transistors of
weerstand belasting (een BJT gelijkwaardig is ook mogelijk).
Zie sectie 5.3 van hoofdstuk 5 in dit proefschrift:
http://kabuki.eecs.berkeley.edu/ ~ gchien / thesis / PhD / GCphdThesis.pdf

Hope that helps

Bharath

 
tsb_nph,
Bedankt voor uw antwoord, dank voor de krant, ik heb ook dat papier en lezen.
Maar ik vind als belastingsweerstand wordt gerealiseerd door actieve apparaat zoals MOS-transistor, ze meer of minder hebben sommige niet-lineariteit.En een probleem optreden (zoals aangegeven in de bijgevoegde figuur): De niet-lineaire belasting weerstand maakt de crossover punt van input en output op verschillende spanningsniveau.En dit maakt vertraging tussen clk1 en clk2 niet gelijk aan vertraging tussen clk2 en clk3!Aangezien de vertraging is mesured op hetzelfde spanningsniveau.

 
Alles Gute wrote:

tsb_nph,

Bedankt voor uw antwoord, dank voor de krant, ik heb ook dat papier en lezen.

Maar ik vind als belastingsweerstand wordt gerealiseerd door actieve apparaat zoals MOS-transistor, ze meer of minder hebben sommige niet-lineariteit.
En een probleem optreden (zoals aangegeven in de bijgevoegde figuur): De niet-lineaire belasting weerstand maakt de crossover punt van input en output op verschillende spanningsniveau.
En dit maakt vertraging tussen clk1 en clk2 niet gelijk aan vertraging tussen clk2 en clk3!
Aangezien de vertraging is mesured op hetzelfde spanningsniveau.
 
attatchment zijn drie gedifferentieerde cellen
Sorry, maar je moet inloggen om deze gehechtheid

 
Hey kan je door dit papier
Sorry, maar je moet inloggen om deze gehechtheid

 

Welcome to EDABoard.com

Sponsor

Back
Top