Welke PLL jitter van invloed op de timing in STA

[albred]

Hier is de definities van "PLL periode jitter" en "PLL fiets-to-cyclus jitter" blaten.
Welke jitter moet worden beschouwd als "klok onzekerheid" in STA (alleen voor de installatie te controleren, geen invloed te gaan houden)?Periode Jitter (A), (JEDEC Begrip - JESD65)De rand afwijking van de ideale FOUT bij het meten van de stijgende flank van FOUT na(n N)-ste cyclus met behulp van de stijgende flank van FOUT op n-de cyclus als de trigger punt, waarbij N = 1.
FOUT is de uitgang van de PLL's. (Figuur 1)Cycle-to-Cycle Jitter (JEDEC Begrip - JESD65)De cyclus tijd variatie tussen aangrenzende cycli een aselecte steekproef van aangrenzende paren klokcyclus. (Figuur 2)

Sorry, maar je moet inloggen om deze gehechtheid

 

[Guru59]

Ik denk dat het PERIODE JIT die kan problemen veroorzaken in STA .....

corrigeer me als ik verkeerd ben .....

 

[johnma]

Ik denk dat je gelijk hebt.U kunt set_clock_uncertainty opdracht te overwegen colck jitter en te manipuleren.

 

[xstal]

Hi guys,
Kunt u mij vertellen waarom en hoe deze zich voordoen in de jitter PLL-uitgang.

 

[albred]

bedankt allemaal.
Ik denk dat je gelijk hebt.

 

[sumit_techkgp]

De jitter optreedt uit fase geluid, omdat die kosten pompen probleem voordoet.
Sumit