Wat is het verschil tussen unsigned (7 tot 0) en std_logic_vector (7 tot 0)?

R

rajakash

Guest
hi vrienden wat is het verschil tussen unsigned (7 downto 0) std_logic_vector (7 Spoorbreedtes 0);
 
Hey rajakash, Unsigned wordt intern behandeld als een nummer, en natuurlijk, niet ondertekende, bereik 0 tot 255. std_logic_vector, is een vector, en u kunt toewijzen, bijvoorbeeld een niet schelen ('X') een tri-state ('Z'), en indepenently neem een ​​beetje, bijvoorbeeld als u de 4-bit wilt, u kunt toewijzen: test_vector
 
een std_logic_vector wordt omgezet in een unsigned (of een getekende) voor het uitvoeren van wiskundige bewerkingen op het ...
 

Welcome to EDABoard.com

Sponsor

Back
Top