Wat is de definitie van de Update-cyclus in DAC

S

shady205

Guest
Hallo vrienden ..! Ik heb wat twijfels over DAC. Ik moet een 8-bit parallelle invoer DAC design. In de specificatie heb ik gekregen update cyclus als 10 Hz ~ 1 Hz, CLK ingangssignaal is 0,1 MHz, en DAC besturingslogica CLK frequentie als 0,1 MHz. Hoe dit signaal is iets anders dan Sampling Signal. Kan iemand mij vertellen hoe ze gerelateerd zijn, zo niet ... vertel me hoe is het met betrekking tot andere parameters zoals INL DNL Vermogen ..... Elke parameter .. Dank bij voorbaat Shady205
 

Welcome to EDABoard.com

Sponsor

Back
Top